電子系統(tǒng)級(jí)設(shè)計(jì)論文(參考版)
2024-10-11 09:21本頁面
【正文】 參考文獻(xiàn)： [1]劉強(qiáng) .基于 SystemC 的系統(tǒng)級(jí)芯片設(shè)計(jì)方法研究 ,現(xiàn)代電子技術(shù)， 2020（ 9） [2]陶耕 .基于 ESL 設(shè)計(jì)方法學(xué)的雷達(dá)信號(hào)產(chǎn)生與處理技術(shù) [D]. 南京理工大學(xué) ,2020 [3]Ron ：從現(xiàn)象到本質(zhì) .EDN 電子設(shè)計(jì)技術(shù)， 2020（ 11） [4]Bassam （ ESL）設(shè)計(jì)：越早開始越好 .中國集成電路， 2020（ 12） [5]祝永新 .基于 ARM ESL 平臺(tái)的 與 AVS 雙解碼軟硬件協(xié)同設(shè)計(jì)和研究 [D]. 上海交通大學(xué) ,2020 [6]劉昊 .基于 ESL 的 AVS 幀內(nèi)預(yù)測算法周期精確級(jí)建模 .信息技術(shù)， 2020 。不過，客戶必須始終認(rèn)識(shí)到，有的所謂“ ESL 綜合”工具實(shí)際只能根 據(jù)算法描述創(chuàng)建參數(shù)化的 RTL 模型，這種產(chǎn)品不能實(shí)現(xiàn)自動(dòng)化，也無法形成“香蕉曲線”，且對提高工作效率的作用也非常有限。 我們已經(jīng)認(rèn)識(shí)到，真正的 DSP 綜合需要從算法發(fā)展到優(yōu)化的 RTL，市場中已有能夠滿足上述要求的相關(guān) ESL 綜合技術(shù)。綜合與原理圖輸入定義的獨(dú)特區(qū)別在于香蕉曲線，也 就是說，綜合的結(jié)果不是面積與時(shí)序關(guān)系圖上的一個(gè)點(diǎn)，而是一條曲線，表示所有綜合結(jié)果均保持相當(dāng)?shù)墓δ?，但時(shí)序與面積不同。 其次，某種技術(shù)被定義為綜合技術(shù)，就必然與其他形式的轉(zhuǎn)變存在根本區(qū)別。就 ESL 綜合的定義而言，選擇哪種描述語言并不重要，因?yàn)橥ㄟ^在初始化階段根據(jù)不同應(yīng)用支持多種 ESL 語言的方式，用戶群最終均能解決這一問題。邏輯綜合是從 RTL 到邏輯門的轉(zhuǎn)變；而物理綜合則是從 RTL 到邏輯門及布局的轉(zhuǎn)變。 綜合 “ ESL 綜合”到底有沒有一種明確的定義，能讓我們確信 ESL 綜合是一種可行的設(shè)計(jì)技術(shù)，或者用于評(píng)估某款所謂的 ESL 綜合工具是否真的能夠完成綜合工作？憑借 Synplicity 營銷高級(jí)副總裁 AndrewHaines 在電子設(shè)計(jì)自動(dòng)化 (EDA)方面的工作經(jīng)驗(yàn)，關(guān)于 ESL 綜合的定義，建議是：此定義應(yīng)該突出 ESL 綜合與其他 ESL 設(shè)計(jì)工作相比的獨(dú)到之處。這就是所謂的系統(tǒng)級(jí)描述 語言 SLDL,而傳統(tǒng)的硬件描述語言如 VHDL和 Verilog HDL都不能滿足這些要求。人們迫切需要一種語言單一地完成全部設(shè)計(jì)。作為設(shè)計(jì)人員必須在速度和精確性之間做出選擇。描述的級(jí)別越低 ,細(xì)節(jié)問題就越突出 ,對實(shí)際系統(tǒng)的模仿就越精確 ,完成建模消耗的時(shí)間、仿真 和驗(yàn)證時(shí)間就越長。因?yàn)樵谙到y(tǒng)級(jí)建立起來的針對 C 語言描述的模塊測試平臺(tái)無法直接轉(zhuǎn)換成針對 HDL 語言描述的模塊所需要的測試平臺(tái)。 其次 ,當(dāng)使用 C 語言描述的模塊轉(zhuǎn)換成 HDL 描述的模塊之后 ,后者將會(huì)成為今后設(shè)計(jì)的焦點(diǎn) ,而設(shè)計(jì)人員花費(fèi)大量時(shí)間建立起來的 C 模型將再?zèng)]有什么用處。從圖中不難看出 ,傳統(tǒng)的設(shè)計(jì)方法會(huì)出現(xiàn)如下弊端 :首先 ,設(shè)計(jì)人員需要使用 C/C++語言來建立系統(tǒng)級(jí)模型 ,并驗(yàn)證模型的正確性 ,在設(shè)計(jì)細(xì)化階段 ,原始的 C和 C++描述必須手工轉(zhuǎn)換為使用 VHDL 或 Verilog HDL。 的 系統(tǒng)級(jí)芯片設(shè)計(jì)方法研究 在傳統(tǒng)設(shè)計(jì)方法中 ,設(shè)計(jì)的系統(tǒng)級(jí)往往使用 UML,SDL, C, C++等進(jìn)行描述以實(shí)現(xiàn)各功能模塊的算法 ,而在寄存器傳輸級(jí)使用硬件描述語言進(jìn)行描述。集成開發(fā)環(huán)境還包括編譯器和調(diào)試工具的開發(fā)。在軟件參考代碼和事物級(jí)模型的基礎(chǔ)上分別進(jìn)行軟件和硬件的設(shè)計(jì)。通常，軟件參考代碼已實(shí)現(xiàn)了基本功能，特別是保證了算法及數(shù)據(jù)流等的正確性。體系結(jié)構(gòu)的系統(tǒng)級(jí)驗(yàn)證的目標(biāo)是確定存儲(chǔ)器的大小、 DMA 的定義、總線帶寬和軟硬件劃分等。硬件模塊的事物級(jí)建模完成后，建立系統(tǒng)模型。體系結(jié)構(gòu)和平臺(tái)設(shè)計(jì)要進(jìn)行系統(tǒng)級(jí)的驗(yàn)證，以確定結(jié)構(gòu)是否合理。通常用MatLab 等工具
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