電子系統(tǒng)級設(shè)計(jì)論文(編輯修改稿)
2025-11-12 09:21 本頁面
【文章內(nèi)容簡介】 gnWare coreAssembler SoC 的集成和綜合流程，并且可以從 coreAssembler 或 Mentor Graphics 公司的 Platform Express 中啟動 ARM PL300 AXI 可配置互聯(lián)生成器，來生成 AXI 總線系統(tǒng)。 （ 4）方便的架構(gòu)設(shè)計(jì) ESL 架構(gòu)設(shè)計(jì)能完成功能到運(yùn)算引擎的映射。這里的引擎指的是那些可編程的目標(biāo) —— 如處理器、可配置的 DSP 協(xié)處理器，或者是特殊的硬件模塊如 UART外設(shè)、互連系統(tǒng)和存儲器結(jié)構(gòu)。這是系統(tǒng)設(shè)計(jì)的開始環(huán)節(jié)，從行為上劃分 系統(tǒng)，驗(yàn)證各種配置選擇的可行性及優(yōu)化程度。 ESL 工具對于開發(fā)可配置結(jié)構(gòu)體系是非常關(guān)鍵的。它使系統(tǒng)結(jié)構(gòu)從抽象的行為級很容易地映射到具體的硬件設(shè)計(jì)，從而方便決定哪些模塊可以被復(fù)用，哪些新模塊需要設(shè)計(jì)。還能提供必要信息指導(dǎo)最優(yōu)化的通訊、調(diào)度和仲裁機(jī)制。 （ 5）快速測試和驗(yàn)證 由于 ESL 設(shè)計(jì)中的抽象級別明顯高于 RTL 設(shè)計(jì)抽象級別， ESL 設(shè)計(jì)中可以做到描述模塊內(nèi)的電路狀態(tài)、精確到納秒的轉(zhuǎn)換以及精確到位的總線行為。相比使用 RTL，使用周期精確的事務(wù)級模型將使硬件驗(yàn)證和硬件 /軟件協(xié)同驗(yàn)證速度快 1000 倍或者更多。這種方法 不僅可產(chǎn)生用于驗(yàn)證系統(tǒng)行為，它還支持與較低抽象級別的 RTL 模型的協(xié)同仿真。如果 ESL 設(shè)計(jì)抽象級別被當(dāng)作一個測試臺的話，當(dāng)下游的 RTL 實(shí)現(xiàn)模塊可用時，它們便可在這個測試臺上進(jìn)行驗(yàn)證。 系統(tǒng)級的 HW/SW 協(xié)同驗(yàn)證要優(yōu)于 C/RTL 實(shí)現(xiàn)級的 HW/SW 協(xié)同驗(yàn)證。因?yàn)樵谙到y(tǒng)級的驗(yàn)證可以在較早的展開，而不必等到底層的實(shí)現(xiàn)完成后才開始。在底層實(shí)現(xiàn)沒有開始前的協(xié)同驗(yàn)證可以及時修改體系結(jié)構(gòu)或軟硬件劃分中的不合理因素。越高層次上的驗(yàn)證，可以越大程度上減少修改設(shè)計(jì)帶來的損失。 設(shè)計(jì)方法 ESL 作為一種先進(jìn)的設(shè)計(jì)方法學(xué)，能 夠用于硬件的功能建模與體系結(jié)構(gòu)的探察，給硬件架構(gòu)設(shè)計(jì)人員提供準(zhǔn)確可靠的設(shè)計(jì)依據(jù)，因此在本章的內(nèi)容里將將詳細(xì)介紹 ESL 設(shè)計(jì)的基本流程與 ESL 的核心方法 — 利用 SystemC 實(shí)現(xiàn)事務(wù)級建模的基本理念。 首先要指出的是在設(shè)計(jì)的哪個階段使用 ESL 設(shè)計(jì)方法和 ESL 設(shè)計(jì)工具。每一個電子產(chǎn)品的設(shè)計(jì)過程以某一種形式的頂層定義開始。這個定義過程可以以文本的形式描述，也可以用圖表、狀態(tài)圖、算法描述，或者利用工具如 MATLAB等描述。 ESL 設(shè)計(jì)并不是定位在這個層次上的設(shè)計(jì)。而是通過描述系統(tǒng)怎樣工作，并為進(jìn)一步的實(shí)現(xiàn)提供一個解決方案 。 ESL 設(shè)計(jì)成為系統(tǒng)和更加底層設(shè)計(jì)之間的橋梁。 ESL 設(shè)計(jì)包括功能設(shè)計(jì)和體系結(jié)構(gòu)設(shè)計(jì)兩大領(lǐng)域。 系統(tǒng)的行為由功能模塊實(shí)現(xiàn)，功能模塊設(shè)計(jì)必須關(guān)注系統(tǒng)的應(yīng)用。功能設(shè)計(jì)不考慮硬件和軟件，物理和工藝。功能設(shè)計(jì)包括實(shí)現(xiàn)功能模塊結(jié)構(gòu)、模塊之間的通信和它們的基本行為。在 ESL 中一個硬件功能模塊的設(shè)計(jì)包括定義正確的功能，確定輸入和輸出，劃分子模塊，確定子模塊的結(jié)構(gòu)、數(shù)據(jù)流和控制邏輯，還要為其模塊建立測試環(huán)境。這個設(shè)計(jì)過程和 RTL 的設(shè)計(jì)流程相似，但他們在不同的抽象層次上，使用不同的設(shè)計(jì)語言，例如，在 ESL 的功能模塊建模過程中使 用 SystemC 或 SystemVerilog，而 RTL 級建模則使用 Verilog 或者 VHDL。 體系結(jié)構(gòu)設(shè)計(jì)首先要建立平臺的描述。接著將應(yīng)用的功能部件影射到平臺。驗(yàn)證體系結(jié)構(gòu)模型，并根據(jù)成本和性能優(yōu)化這個結(jié)構(gòu)。在體系結(jié)構(gòu)設(shè)計(jì)中需要考慮處理器的類型、處理器的數(shù)量、存儲器的大小、 Cache 性能、總線互聯(lián)和占用率、軟件和硬件的功能劃分和評估、功耗的評估和優(yōu)化等。 首先 ESL 接受一個設(shè)計(jì)定義的輸入，這個定義可以是文本、圖表、算法或者是某種描述語言如 UML， SLD， MAT
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