【正文】 vtin : in std_logic_vector(9 downto 0)。 qin : in std_logic_vector(15 downto 0)。 另外 ，為了實(shí)現(xiàn)圖像的動(dòng)態(tài)顯示功能 ，需要控制 Lpm_Rom 模塊地址與當(dāng)前圖像所在的坐標(biāo)和如何移動(dòng)的運(yùn)動(dòng)方向。 q: out std_logic_vector(15 downto 0))。 ImageMode 模塊的描述 該模塊 同樣采用了 FPGA 內(nèi)部的 Lpm_Rom 模塊存儲圖像 信息，聲明如下： ponent data_rom1 LPM_ROM for imagemode port (address: in std_logic_vector (11 downto 0)。 end if。 else hanzicolors = 1111000000000011。 hanzicolors=hanzicolors1。 process(clk25m,hpos1,vpos1) begin if (rising_edge(clk25m)) then if((hpos1 128) and (vpos1 30))then if((hpos1 = 127) and (vpos1 = 29))then romaddr = 000000000000。 end ponent。 inclock: in std_logic。 end process。 end if。 clk1hz = not clk1hz。分頻到 100Hz 計(jì)數(shù)值改為 max2=249999 即可。 end process。 process(clk50m) Time division process: 25mhz begin if (rising_edge(clk50m)) then clk25m = not clk25m。 Clock 模塊的描述 Clock 模塊主要描述分頻。 end if。 end if。039。 process(clk25m) vertical counter begin if (rising_edge(clk25m)) then if (ht = 640+8) then if vt 525 then vt = vt + 1。 end process。 end if。039。 process(clk25m) line counter begin if (rising_edge(clk25m)) then if ht 800 then ht = ht + 1。多個(gè)模塊用到該計(jì)數(shù)值。依據(jù)時(shí)鐘信號進(jìn)行計(jì)數(shù)即可，當(dāng)行計(jì)數(shù)到 800 像素時(shí)清空，列計(jì)數(shù)到 525時(shí)重新計(jì)數(shù)。 end process。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報(bào)告用紙 第 19 頁 共 36 頁 process(clk25m) state s3 process: selfdefined graph begin if(rising_edge(clk25m)) then colors3 = usercolors。 end process。描述如下： process(clk25m) state s2 process: 65536 pure colors begin if(rising_edge(clk25m)) then colors2 = sw。 end process。 S1 對應(yīng) 調(diào)用 ImageMode 模塊得到 圖 像顏色信息 的描述 如下： process(clk25m) state s1 process: image colors begin if(rising_edge(clk25m)) then colors1 = imagecolors。 end if。 VGAColor 模塊的描述 該模塊產(chǎn)生四種顯示模式 S0、 S S S3 的顏色圖像信號，其中用戶模式 S3 是調(diào)用 UserMode 模塊實(shí)現(xiàn)的。 end if。139。139。039。039。消隱去描述如下。 最后是消隱信號的產(chǎn)生。 end process。139。039。列同步區(qū)在 490～ 492像素點(diǎn)之間。 end process。 end if。 else hsync = 39。 process(clk25m) hsync begin if (rising_edge(clk25m)) then 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報(bào)告用紙 第 17 頁 共 36 頁 if (ht = (640+8+8) and ht (640+8+8+96)) then hsync = 39。 圖 7 VGA行掃描狀態(tài)轉(zhuǎn) 移圖 行同步信號產(chǎn)生描述如下。 根據(jù)時(shí)序表，容易確定水平掃描的四個(gè)狀態(tài)區(qū)，即：行顯示區(qū)（ h_video）、行前端消隱區(qū)（ h_front）、行同步區(qū)（ h_sync）、行后端消隱區(qū)（ h_back）。其輸入信號來自于 PixelCNT 模塊的像素位置信號 ht 和 vt。 end process。 end case。 when s2 = colorstmp = colors2。 process(clk25m) Select color of one mode to VAG interface begin if(rising_edge(clk25m)) then case state is when s0 = colorstmp = colors0。 end process。 end case。 when 10 = state = s2。 process(clk1hz) Detecting sw1 and sw0 and decide the state begin if(rising_edge(clk1hz)) then case sw is when 00 = state = s0。 signal state:states:=s0。 VGAMode 模塊的描述 定義狀態(tài)機(jī)的描述如下。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報(bào)告用紙 第 15 頁 共 36 頁 圖 6 QuartusII生成的總體電路圖 分塊電路的描述 本節(jié)給出分塊電路的硬件描述，對關(guān)鍵部分進(jìn)行了分析。 圖 6是 QuartusII 生成的總體電路圖，定義的第二層 5 個(gè)模塊均對應(yīng)生成了器件，由于 HanziMode、 ImageMode、 UserMode 模塊是在 VGAColor 模塊里進(jìn)行的例化，故系統(tǒng)綜合時(shí)將其歸并在了 VGAColor 模塊內(nèi)。 vgacolor_port_map: vgacolor port map(clk25m = clk25m, clk100hz = clk100hz, clk1hz = clk1hz, hpos = ht, vpos = vt, hpos1 = ht, vpos1 = vt, sw = sw(17 downto 2),button = bt,colors0 = colors0,colors1 = colors1,colors2 = colors2,colors3 = colors3)。 vgasig_port_map: vgasig port map(clk25m = clk25m, ht = ht, vt = vt, hsync = hs, vsync = vs, henable = hen, venable = ven)。 clock_port_map: clock port map(clk50m = clk50m, clk25m = clk25m, clk100hz = clk100hz, clk1hz = clk1hz)。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報(bào)告用紙 第 14 頁 共 36 頁 bt = (bt4,bt3,bt2,bt1,bt0)。 然后在 VGAController 中進(jìn)行例化， VHDL 描述如下（僅給出關(guān)鍵部分的描述）。 end ponent。 hpos1,vpos1: in std_logic_vector(9 downto 0)。 end ponent。 hpos1,vpos1: in std_logic_vector(9 downto 0)。 end ponent。 button : in std_logic_vector(4 downto 0)。 ponent usermode Sub mode for user port (clk25m,clk100hz,clk1hz: in std_logic。 colors0,colors1,colors2,colors3: out std_logic_vector(15 downto 0))。 sw : in std_logic_vector(15 downto 0)。 hpos,vpos: in std_logic_vector(9 downto 0)。 end ponent。 ht,vt: in std_logic_vector(9 downto 0)。 end ponent。 colors0,colors1,colors2,colors3: in std_logic_vector(15 downto 0)。 sw: in std_logic_vector(1 downto 0)。 end ponent。 ponent pixelt Pixel counter port (clk25m: in std_logic。 clk1hz,clk100hz,clk25m: out std_logic)。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報(bào)告用紙 第 12 頁 共 36 頁 依據(jù)描述思路，定義各模塊接口如下。 g2,g3,g4,b0,b1,b2,b3,b4,b5: out std_logic)。 bt0,bt1,bt2,bt3,bt4: in std_logic。 sw8,sw9,sw10,sw11,sw12,sw13: in std_logic。 entity vgacontroller is VGAController toplevel entity definition port (clk50m : in std_logic。 總體電路 的描述 根據(jù)系統(tǒng)設(shè)計(jì)要求，首先定義系統(tǒng)頂層實(shí)體，描述輸入輸出端口。 VHDL代碼編譯綜合后下載到實(shí)驗(yàn)板上，工作正常，只是 UserMode 模塊的反彈球模式開始時(shí)出現(xiàn)了無法反彈的問題，系統(tǒng)的其他功能完整。 由于進(jìn)行了細(xì)致的模塊劃分，模塊的間的耦合程度降到了很低，這就使得電路設(shè)計(jì)的可靠性大為增強(qiáng)，只要模塊的輸出滿足了功能定義，整個(gè)系統(tǒng)就能正常工作，即便個(gè)別模塊出現(xiàn)問題，也不會(huì)過多影響到其他模塊。根據(jù) ，在 Package 包 VGAPackage 中定義各模塊的接口定義，然后在頂層實(shí)體中進(jìn)行例化，定義好