【正文】 畢竟“經(jīng)師易得，人師難求”，希望借此機會向楊老師表示最衷心的感謝！ 此外，本文最終得以順利完成，也是與學(xué)院其他老師的幫助分不開的，雖然他們沒有直接參與我的論文指導(dǎo)，但在開題時也給我提供了不少的意見，提出了一系列可行性的建議，在此向他們表示深深的感謝！ 作者：陸?。?06 級電子信息科學(xué)與技術(shù)專業(yè)） 24 參考文獻(xiàn) [1]安 鋼 .電子電路的設(shè)計方法 .濰坊高等?？茖W(xué)校成教處 [J], 濰坊 ,261041 [2]陳 潔 ,龐壽全 ,呂集爾 ,陳宇寧 ,成曉梅 .EDA 軟件在電路設(shè)計中的應(yīng)用 .廣西玉林師范學(xué)院 [3]張嶸 .淺談電子電路的學(xué)習(xí)方法 .烏魯木齊成人教育學(xué)院 [4]邱軍興 ,郭東道 .EDA 技術(shù)在電路設(shè)計中的地位和作用 .西安文理學(xué)院機械電子工程系 [5]趙青梅 , 張愛玲開辟了電子工程設(shè)計新時代的 EDA 技 術(shù) .內(nèi)蒙古科技大學(xué) [6]方 維 .將 EDA 技術(shù)引入計算機硬件基礎(chǔ)課的探討 .北京郵電大學(xué) 計算機學(xué)院，北京 100876 [7]于惠慧 .基于 EDA 的頻率測量和相位比較電路的設(shè)計 .秦皇島電力公司河北 [8]談敏 .基于 的全橋逆變電源計算機仿真分析 ..江南大學(xué)通信與控制工程學(xué)院 , 江蘇 [9]唐龍 .EDA 與傳統(tǒng)電子設(shè)計方法的比較 . 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 . 江蘇常州 21316 [10]張軍峰，王占領(lǐng) . 基于 EDA 技術(shù)的 FPGA 設(shè)計 . 陜西理工學(xué)院機電工程系 。 本論文是在我的指導(dǎo)楊老師的親切關(guān)懷與細(xì)心指導(dǎo)下完成的。離校日期已日趨臨近，畢業(yè)論文的的完成也隨之進(jìn)入了尾聲。 6． 縮短了設(shè)計周期 。 4． 設(shè)計可重復(fù)利用 。 2． 設(shè)計輸入方式 改進(jìn) 。 EDA 技術(shù)極大地提高了電路的設(shè)計效率和可靠性 ,減輕了設(shè)計的勞動強度。這使得工程師在功能設(shè)計、邏輯驗證階段，可以不必過多考慮門級邏輯實現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計時對芯片的要求，施加不同的約 束條件，即可設(shè)計出實際電路。只要把這些工作做好了，就可以把 適配器產(chǎn)生的文件下載到目標(biāo)芯片中。容易更改。 這樣就可以不 用在板上 進(jìn)行測試不對又拆而造成器件損壞的浪費， 在經(jīng)濟上可以節(jié)省一筆開支， 從作品設(shè)計的設(shè)計周期上來看：傳統(tǒng)的設(shè)計方法是，將 7404 和 7403 蕊片 、 門電路等焊上板以后，還要進(jìn)行布局布線，等這些煩瑣的工作完成之后，才進(jìn)行功能測試，驗證作者：陸健（ 06 級電子信息科學(xué)與技術(shù)專業(yè)） 22 電路的設(shè)計合理性，如果達(dá)不到要求，又要從重新布局布線，而采用 EDA 只需在電腦上利用 Quartus II 軟件中布局布 線包進(jìn)行分析布局布線結(jié)果， 優(yōu)化布局布線。 這一步 相對于傳統(tǒng)設(shè) 計來說其信號位數(shù)容易改變，可以很容易地對它進(jìn)行修改，來適應(yīng)不同規(guī)模的的應(yīng)用。 若以 Quartus2 軟件來設(shè)計， 只需 在完成設(shè)計描述后 用 Verilog HDL 來編寫 代碼 六十進(jìn)制計數(shù)器的代碼 （見符錄） ，通過編譯器進(jìn)行排錯編譯。還很有可能把板上的器件搞壞。 若以傳統(tǒng)的方法來設(shè)計，需要用一塊萬能板將芯片固定，在布 線的時候用線將各個引腳連起來。通過計算可知需要兩片 74161，一片 7403（與非門）一片 7404（非門）。 在市場上的計數(shù)器，多以 74 系列，常用的有 74160， 74161 等。 （ 4）可讀性好： VHDL 語言使用一種高級語言描述電子實體，集設(shè)計與說 明于一體，容易理解。 （ 2）通用性好： VHDL 語言是工業(yè)標(biāo)準(zhǔn)，凡大型 EDA 軟件都支持 VHDL 語言的設(shè)計環(huán)境，因此用 VHDL 編程的設(shè)計文件可通用于各種不同的設(shè)計工具。此后， VHDL 在電子 工程 領(lǐng)域得到了廣泛的應(yīng)用，成為事實上的通用硬件描述語言。在 1987 年底， IEEE 將美國國 防部開發(fā)的 VHDL 語言確定為標(biāo)準(zhǔn)硬件描述語言。 （ 4）使用簡單：使用 CPLD 所需的預(yù)備知識并不多，初學(xué)者只要具有基本 的數(shù)字電路知識和編程思想，就可以在短期內(nèi)掌握最基本的開發(fā)方法和設(shè)計技 巧。 VHDL 是 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言之一，受到 Altera、 Xilinx 等眾 多 EDA 公司的青睞。 （ 2）極小的時鐘延遲： MAX7000S 系列 高速 CPLD 的最小時鐘延遲可低至 ，而本系統(tǒng)所采用的 EPM7128SLC84 的延遲也只有 5ns，這對于對時序邏輯 關(guān)系有較高要求的線陣 CCD 驅(qū)動時序設(shè)計來說是非常重要的。 （ 1）支持在線編程（ InSystem Programming， ISP）： MAX7000S 系列 CPLD 通過嵌入 IEEE (JTAG)接口支持 5V 在線系統(tǒng)配置編程方式。 如果是大批量產(chǎn)品開發(fā)，通過更換相應(yīng)的廠家綜合庫，可以很容易轉(zhuǎn)由 ASIC 形式實現(xiàn)。如果仿真結(jié)果達(dá)不到設(shè)計要求，就 需要修改 VHDL 源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計要求。適配完成后，產(chǎn)生多項設(shè)計結(jié)果： ① 適配報告，包 括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等； ② 適配后的仿真模型； ③ 器件編程文件。一般設(shè)計，這一仿真步驟也可略去。 綜合優(yōu)化是針對 ASIC 芯片供應(yīng)商的某一產(chǎn)品系統(tǒng)劃分 VHDL 代碼或圖形方式輸入 編譯器 代碼級功能仿真 綜合器 適配前時序仿真 適配器 廠家綜合庫 適配后仿真模型 器件編程文件 適配報告 CPLD/FPGA 實現(xiàn) 適配后時序仿真 A81 實現(xiàn) 計算機與信息工程學(xué)院畢業(yè)論文 19 系列進(jìn)行的，所以綜合的過程要在相應(yīng)的 廠家綜合庫支持下才能完成。對于大型設(shè)計，還要進(jìn)行代碼級的功能仿 真，主要是檢驗系統(tǒng)功能設(shè)計的正確性，因為對于大型設(shè)計，綜合、適配要 花費數(shù)小時，在綜合前 對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間，一般情況下，可略去這一仿真步驟。此外，還可以采用圖形輸入 方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。 圖 3 高層次設(shè)計步驟如下：第一步： 按照 自頂向下 的設(shè)計方法進(jìn)行系統(tǒng)劃分。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，在廠家綜合庫的支持 下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成 針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容 易。 高層次設(shè)計是一種 概念驅(qū)動式 設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是 針對設(shè)計目標(biāo)進(jìn)行功能描述，由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機后，原理圖設(shè)計 系統(tǒng)仿真 自動布局布線 PCB 后分析 制作 PCB 系統(tǒng)實現(xiàn) 元件符號庫 元件模型庫 系統(tǒng)設(shè)計院 作者：陸健（ 06 級電子信息科學(xué)與技術(shù)專業(yè)） 18 EDA 系統(tǒng)就能以規(guī)則驅(qū)動 的方式自動完成整個設(shè)計。 系統(tǒng)級設(shè)計 法 進(jìn)入 90 年代以來，電子信息類產(chǎn)品的開發(fā)出現(xiàn)了兩個明顯的特點：一是產(chǎn)品的復(fù)雜程 度加深，二是產(chǎn)品的上市時限緊迫。在制作 PCB 板之前還可以進(jìn)行后分析，包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并且可以將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真，這一次仿真主要是檢 驗 PCB 板在實際工作環(huán)境中的可行性。這一次仿真主要是檢 驗設(shè)計方案在功能方面的正確性。接著進(jìn)行第一次仿真，包括數(shù)字電路的邏輯模擬、故障分析、模擬電路的交直流分析、瞬態(tài)分析。 圖 1 EDA 技術(shù)設(shè)計層次的變化 物理級設(shè)計主要指 IC 版圖設(shè)計，一般由半導(dǎo)體廠家完成，對電手工程師并沒有太大的意義，因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè)計。由于設(shè)計的主要 仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的 浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。在方框圖一級進(jìn)行仿真、糾 錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗證。 作者：陸?。?06 級電子信息科學(xué)與技術(shù)專業(yè)） 16 EDA 電子電路的設(shè)計方法 自頂向下 的設(shè)計方法 10 年前，電子設(shè)計的基本思路還是選擇標(biāo)準(zhǔn)集成電路 自底向上 （ BottomUp）地構(gòu) 造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦地建造金字塔，不僅效率低、成本高而且 還容 易出錯。 9． 下載 如果以上的所有過程都沒有發(fā)現(xiàn)問題 ,就可以將適配器產(chǎn)生的 文件下載到目標(biāo)芯片中。該操作完成后 ,EDA軟件將產(chǎn)生針對此項設(shè)計的適配報告和下載文件等多項結(jié)果。 7．編程和 適配 是在全編譯成功后，對 Altera 器件進(jìn)行編程或配置，它包括Assemble(生成編程文件 )、 Programmer（建立包含設(shè)計所用器件名稱和選項的鏈?zhǔn)轿募?、轉(zhuǎn)換編程文件等。功能仿真主要是難證電路功能是否符合設(shè)計要求；時序仿真包含了延時信息，它能較好地反映世片的設(shè)計工作情況。默認(rèn)情況下，時序分析作為全編譯的一部分自動運行，它觀察和報告時序信息，如建立時間、保持時間性、時鐘至輸出延時、最大時種頻率以及設(shè)計的其它時序，可以用時序分析生成信息分析、調(diào)試和驗證設(shè)計的時序性能。 布局布線的輸入文件是綜合后的網(wǎng)表文件， Quartus II 軟件中布局布線包含分析布局布線結(jié) 、優(yōu)化布局布線、增量布局布線和通過反標(biāo)保留分配等。 這是將軟件設(shè)計與硬件的可實現(xiàn)性掛鉤 ,是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 3. 綜合 是將 HDL 語言、原理圖等設(shè)計輸 入翻譯成由與、或、非門 RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化所生成的邏輯連接，輸出 edf 或 vqm 等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供布局布線器進(jìn)行實現(xiàn)。 表達(dá)用戶的電路構(gòu)思，同時使用分配器設(shè)定初始設(shè)計約束條件。我 相信，只要以這個典型的設(shè)計流程為基礎(chǔ)， 就可以 接受新的設(shè)計觀念才對 .因些 EDA 才是人們所要追求的設(shè)計方法。 Synopsys 及 Cadence 更是相繼推出應(yīng)用功能一致性驗證及靜態(tài)仿真等技術(shù)的產(chǎn)品，例如： Formality、 PrimeTime（ Synopsys）以及 Affirma（ Cadence）；其它諸如預(yù)先平面規(guī)劃（ prefloorplanning）等新的設(shè)計觀念亦不斷地被提出。最近， VHDL 及 Verilog HDL 的發(fā)展協(xié)會 ，為提供更一般化的電路描述，已制定了能夠同時描述數(shù)字及模擬混合電路的描述語法（注 4），相信支持其語法的相關(guān) EDA 工具，應(yīng)該能在近期面市。 整個設(shè)計流程在此只能算是大概介紹完畢 ；這當(dāng)中牽涉到許多未提及的