【正文】 在一個讀訪問和寫訪問中，等待的狀態(tài)數(shù)、選通信號建立時間均可以被指定 [25]。在這種方式下，同一個存儲器可被連到倆個區(qū)或者可用外部解碼邏輯來區(qū)分這倆個區(qū)。 2． F2812 的外部存儲空間 TMS320F2812 的外部接口如圖 38 所示，可分為 5 個固定的存儲映像區(qū)域，每個外部接口 XINTF 區(qū)都有一個片選信號，用于訪問某一個特定的區(qū)域。用戶可以選擇從內部 FLASH 存儲器引導程序，也可以根據需 要建立自己的引導程序，使用 Zone7 空間進行程序引導，將程序存放在外部空間。 F2812 芯片內部有一個 Boot ROM 存儲器，它是掩模型片內存儲器，并在出廠時固化了 Boot Loader 軟件。每個模塊都能獨立訪問，而且每個模塊都 能 映射到程序和數(shù)據空間 [9]。M0 和 M1 同時映射到程序和數(shù)據空間，所以 M0 和 M1 既可以執(zhí)行程序也可以存放數(shù)據變量。每個空間的長度都是 1K 字，其中 M0 映射到 0x00 0000~0x00 03FF 空間， M1 映射到到0x00 0400~0x00 07FF 空間。 F2812 通過 32 位數(shù)據地址和 22 位程序地址控制整個存儲器及外設，最大可尋址 4G 個字（每個字 16 位）的數(shù)據空間和 4M 字的程序空間。將固化程序到 Flash 存儲器后，在上電運行時實現(xiàn)程序搬移到內部存儲器中，提高了系統(tǒng)的執(zhí)行效率。 F2812 存儲資源分配情況 1． F2812 的外部存儲空間 本系統(tǒng)采用的 DSP 具有豐富的內部存儲器，使用片內存儲器有三個優(yōu)點：高速執(zhí)行（不需要等待）、低開銷、低功耗，充分利用內部存儲器可以使 DSP系統(tǒng)的整體性能達到最佳。 xx 大學學士學位論文 20 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 20 0 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99 S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :T M S1T D I3+ V5T D O7T C K911E M U 013T R S T24681012E M U 114J A T GC1 μ FR1R3R2GND+ VV C C 圖 37 JTAG 接口電路設計 F2812 與存儲器的接口設計 對 DSP 內部存儲器資源進行必要的了解后，才能正確地利用它的強大功能。 2．禁止帶電插拔 JTAG 接頭。如圖 37 是 F2812 的 JTAG 接口電路。仿真器提供與主機通信的 JTAG 口，主機與目標 DSP 通信是通過 JTAG接口來完成的，這種連接方式對 DSP 目標系統(tǒng)的實時性能沒有太大的影響，片上仿真硬件提供以下功能 [16]： 1． 運行、停止或復位 DSP 芯片； 2． 將代碼和數(shù)據加載到 DSP 芯片中； 3． 檢查硬件指令或數(shù)據相關的斷點； 4． 各種計算功能，包括精確到指令周期的剖切（ Profile）功能； 5． 提供主機和目標系統(tǒng)間的實時數(shù)據交換。 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 20 0 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99 S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :X 1/ X C K I NX2T M S 32 0 F 28 12C130 p FC230 p FC122 p FC222 p F30 M H z 24 H M zX T A L I NX T A L O U TC Y 7C 68 0 13xx 大學學士學位論文 19 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 20 0 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99 S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :R11KR210KS?S W 1C1 27 μ F+ VGNDR E S E T X R S 68 0 1328 1 2 圖 36 系統(tǒng)的復位電路 JTAG 電路設計 同單片機的應用系統(tǒng)一樣，一個完成的 DSP 應用系統(tǒng)必須具有仿真器的標準接口，用戶可以通過 PC 調試、下載應用軟件到指定的應用板。復位完成后， PTE 向量表將被屏蔽。復位程序引導（ boot）完成后，用戶需要重新初始化 PIE 中斷向量表，應用程序使能 PIE中斷向量表，中斷將從 PIE 向量表 中獲取向量。 當復位信號被確認后， F2812 的處理器進入了一個確定的狀態(tài)。原理如下：當按鈕 SW1 按下時，電容 C 上的電荷將通過按鈕串聯(lián)的電阻 R53 放走，使電容 C 上的壓降為 0， XRS為低電平，系統(tǒng)復位器件終止運行， PC 指向地址 0x3FFFC0；當按鈕松開時， 的電壓對電容 C 充電，充電完成后， XRS置為高電平，復位結束，實現(xiàn)了手動復位，程序從 PC 所指出的位置開始運行，復 位電路的電阻不恩能夠太大，否則電流達不到要求，復位失敗。當 F2812 芯片的 160 管腳 XRS接地時，也起到復位的功效。 復位電路 復位電路 在系統(tǒng)的電路設計中是非常重要的。 XTALIN 和XTALOUT 分別為晶振的輸入和輸出引腳，分別與晶振相連，同時，晶振的兩個引腳分別通過一個 22pF 的負載電容接地。它有一個片內鎖相環(huán)（ PLL）電路，利用PLL 可以把 24MHz 振蕩器頻率倍頻至 480MHz 供收發(fā)器使用。 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 20 0 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99 S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :X 1/ X C K I NX2T M S 32 0 F 28 12C130 p FC230 p FC122 p FC222 p F30 M H z 24 H M zX T A L I NX T A L O U TC Y 7C 68 0 13xx 大學學士學位論文 18 圖 35 系統(tǒng)的時鐘 電路 同理，對于 68013 芯片，我們選用了 24Mhz 的晶振通過內部倍頻的方式使芯片達到理想的工作頻率。 表 31 PLL（鎖相環(huán)）倍頻系數(shù)選擇 PLLCR 寄存器第 3~0 位 系統(tǒng)的時鐘頻率 0000 CLKIN=OSCCLK/2 0001 CLKIN=（ OSCCLK*） /2 0010 CLKIN=（ OSCCLK*） /2 0011 CLKIN=（ OSCCLK*） /2 0100 CLKIN=（ OSCCLK*） /2 0101 CLKIN=（ OSCCLK*） /2 0110 CLKIN=（ OSCCLK*） /2 0111 CLKIN=（ OSCCLK*） /2 1000 CLKIN=（ OSCCLK*） /2 1001 CLKIN=（ OSCCLK*） /2 1010 CLKIN=（ OSCCLK*） /2 ?? 保留 利用 DSP 內部的 PLL 鎖相環(huán)， 30MHz 頻率 輸入，利用 PLL 倍頻至 150M這里設置 PLLCR 的 3， 2， 1， 0 位為 1010，利用公式時鐘輸入 CLKIN=（ OSCCLK ） /2，可驗證得到 CLKIN=150MHz， 最好 等于 F2812 芯片的最高主頻。F2812 的主頻最高可達 150MHz，如果外部時鐘源也選擇為 150MHz，那么將隊周邊電路產生較強的高頻干擾，影響系統(tǒng)的穩(wěn)定性。 時鐘電路 DSP 和其他的微處理器一樣，需要晶振才能工作， F2812 芯片內含一個機遇可編程 PLL（ Programmable PhaseLocked Loop）的時鐘模塊，該模塊為芯片提供了所有必要的時鐘信號，還提供了低功耗方式的控制入口， PLL 具有 4 位比例控制，用來選擇不同的 CPU 時鐘速率。在做實驗時，曾經用過一般的開關電源，在采集的過程中出現(xiàn)很多的尖峰毛刺，雖然用中值濾波可以把尖峰濾掉，但是濾波處理會占用 DSP 芯片的處理時間，降低了系統(tǒng)的效率。模擬電源和數(shù)字電源之間可用電容隔開。此芯片是一種雙輸出穩(wěn)壓器，也可分別為 DSP 提供 和 的電壓輸出， 和 電壓輸出間隔較小，可近似認為同時上電，在 F2812 為核心處理器的系統(tǒng)中也可以正常使用，為了系統(tǒng)的穩(wěn)定和保護 DSP 的目標出發(fā)，選用兩片電源芯片來 嚴格上電順序，可延長系統(tǒng)使用壽命，提高系統(tǒng)的安全性和穩(wěn)定性。此外為了方便觀察電源的通斷，在電源的輸入端設置了電源指示燈 LED，在 +5V 電源輸入時二極管 LED 將發(fā)光 [1819]。本系統(tǒng)電源電路設計如圖 所示，在左邊的 TPS75733 使能端接地，即一直都是使能的，當其 2 管腳 IN 有 +5V 的輸入信號時， 4 管腳 OUT 輸出 + 電壓，此時為F2812 的 I/O 供電；與此同時， TPS75733 的管腳 5 置低，使能 TPS76081，輸出為兩個 OUT 管腳（管腳 5 和 6），得到 +，為 DSP 的內核供電。 如圖 34 DSP 的電源供電電路。 12． 采樣保持（ S/H）獲取時間窗具有單獨的預分頻控制。 10． 排序器可工作在“啟動 /停止”模式，允許多個按時間排序的觸發(fā)源同步轉換。 S/W：軟件立即啟動（用 SOC SEQn 位）； EVA：事件管理器 A（ EVA 中的多個事件源可以 啟動轉換）； EVB：事件管理器 B（ EVB 中的多個事件源可以啟動轉換）； 外部引腳： ADCSOC 引腳。 3}。每個轉換可以編程選擇 16 個輸入通道中的一個，排序器可以作為兩個獨立的 8 位狀態(tài)排序器或者一個 16 位狀態(tài)排序器（即雙級聯(lián) 8 狀態(tài)排序器）。 5． 快速轉換時間， ADC 時鐘可以配置為 25MHZ，最高采樣帶寬為 。 3．同步或順序采樣模式。 ADC 模塊主要包括以下特點： 1． 12 位模數(shù)轉換模塊 ADC。在級聯(lián)的模式下，自動排序器將變成 16 通道，對于每個通道而言，一旦 ADC 轉換完成，將會把轉換結果存儲到結果寄存器（ ADCRESULT）中。 F2812 的ADC 模塊的功能框圖如圖 32 所示。 xx 大學學士學位論文 13 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 20 0 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99 S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :D V ddI O P 4I O P A 2I O P A 3E A 12E A 13E A 14E A 15I S I E E X T _/ I N T 1M C L K XA D X _R S T ( M F S X )D 0~ D 15V s sC1T M S 32 0 F 28 12W R FDB V ddH O L D AH O L D BH O L D CA0A1A2C S E O C C L KR E S E TD A T A 0~ D A T A 15R D B G N DADDB Y T EC2A D S 83 648: 1O E + V 圖 31 DSP 和 ADS8364 接口電路 采用 F2812 自帶的 ADC 模塊