【正文】 36 ARCHITECTURE sample OF mxulie IS COMPONENT dff PORT(d,clk:IN STD_LOGIC。 b:OUT STD_LOGIC)。 比較和運(yùn)算庫 ENTITY mxulie IS PORT(clk:IN STD_LOGIC。 標(biāo)準(zhǔn)邏輯數(shù)據(jù)庫 USE ?？? 編程 m序列發(fā)生器的程序設(shè)計(jì)如下： 4 級偽隨機(jī)信號產(chǎn)生的 程序 LIBRARY IEEE。 例如： dffx:dff PORT MAP(Z(i),clk,z(i+1)) VHDL 語言實(shí)現(xiàn) 對圖 2 所示的類似電路進(jìn)行 VHDL 語言描述，同時，在程序中增加必要的存儲單元設(shè)計(jì)，即可 實(shí)現(xiàn)設(shè)計(jì)思想。本程序采用的是名稱映射。該語句將現(xiàn)成元件的端口信號映射成高層次設(shè)計(jì)電路中的信號。 在 FORGENERATE 結(jié)構(gòu)中所列舉的是并發(fā)處理語句。 END GENERATE 。因此可以采用 GENERATE 語句來進(jìn)行描述，這樣就可以使程序變得簡短。因此，只要用COMPONENT 語句調(diào)用就行了，無需在構(gòu)造體中再對這些門電路進(jìn)行定義和描是否上升沿 ? 設(shè)置初始值 時鐘檢測 Rest=1? Z=00000000？ 計(jì)算 Z(0)的值（模 2 加） Z（ 0） =‘ 1’ 寄存器移位輸出 m 序列的一位 35 述。 在構(gòu)造體的結(jié)構(gòu)描述中， COMPONENT 語句是基本的描述語句。 q:OUT STD_LOGIC)。所以，就采取用 COMPONENT 語句來描述，這樣就減短程序的長度。如果對每一個觸發(fā)器進(jìn)行描述的話，那么程序就會冗長，對程序的運(yùn)行速度有一定的影響， 特別是多級移位寄存器來說。通過這些數(shù)據(jù)的位移， 34 可以總結(jié)出規(guī)律性的變化。系統(tǒng)正常工作時，這兩部分共同產(chǎn)生 m 序列，并且將需要反饋的某級的輸出端，通過異或，將信號輸送到第一級的輸入端。又由 m序列均衡性可知， m 序列一周期中 0的數(shù)目比 1的數(shù)目少一個，因此分子就為 ，很顯然相關(guān)函數(shù)為： 1， j=0 R（ j） ={ 1/m ， j=1,2? ， m1 偽隨機(jī)特性 由于 m序列的均衡特性、游程特性，而且自相關(guān)函數(shù)為一沖激函數(shù)，這都與白噪聲特性相似。 相關(guān)特性 令 xi為某時刻的 m 序列 ，而 xx+j為該序列的 j次移位后的序列，則自相關(guān)值可以通過公式計(jì)算： R(j)= (AD)/n ① 其中， A是 xi和 xi+j模 2 加后為 0 的數(shù)目， D 是 xi和 xi+j模 2加后為 1的數(shù)目。長度為 k的游程數(shù)目占游程總數(shù)的 2?‐ k，其中 1≤ k≤ n1（ n 為寄存器數(shù)目）。在這一個周期中，共有 8 個游程，其中長度為 4 的游程有一個，即 1111；長度為 3 的有一個，即 000；長度為 2的有兩個，即 11 和 00；長度為 1的游程有 4 個，即單1和單 0。在一個游程中元素的個數(shù)稱為游程長度。準(zhǔn)確的說， 1 的個數(shù)比 0的個數(shù)多一個。 Q0Q1Q2Q3S0S1D3D1CP7 4 L S 1 9 4D2D0Q1Q2Q3Q4Z1CrS R清 0Q0Q1Q2Q3S1S0D3D1CP7 4 L S 1 9 4D2D0Q1Q2Q3Q4CrSR清 0ZCP1（ a ） （ b ）1CP 1≥1＝ 1≥11＝ 1≥1 圖 11 M=7的 m (a) 加全 0 校正項(xiàng)； (b) 利用全 0 狀態(tài)置數(shù) (2) 利用全 0 狀態(tài)重新置數(shù)，從而實(shí)現(xiàn)自啟動， 其邏輯電路如圖 (b)所示該電路輸出的 m 序列碼為 0011101。為了使電路具有自啟動特性可以采取兩種方法： (1)在反饋方程中加全 0 校正項(xiàng) Q1Q2Q3, F=Q1⊕ Q3+Q1Q2Q3=Q1⊕ Q2 +Q1+Q2+Q3，其邏輯電路如圖 (a)所示。 例如，要產(chǎn)生 M=7 的 m 序列碼，首先根據(jù) M=2n1，確定 n=3， 再查表可得反饋函數(shù) (即 74LS194 的 )。列出部分 m序列碼的反饋函數(shù) F 和移存器位數(shù) n的對應(yīng)關(guān)系。 m序列碼發(fā)生器是一種反饋移位型結(jié)構(gòu)的電路，它由 n位移位寄存器加異或反饋網(wǎng)絡(luò)組成，其序列長度 M＝ 2n1，只有一個多余狀態(tài)即全 0狀態(tài)，所以稱為最大線性序列碼發(fā)生器。 （ 3）分布無規(guī)律，具有與白噪聲相似的偽隨機(jī)特性。 m 序列碼發(fā)生器 m 序列碼也稱偽隨機(jī)序列碼，其主要特點(diǎn)是： （ 1）每個周期中，“ 1”碼出現(xiàn) 2n1 次，“ 0”碼出現(xiàn) 2n11 次，即 0、 1出現(xiàn)概 30 率幾乎相等。以此類推 ,可得出整個周期的偽隨機(jī)信號。遞推前 ,給定 n 位初始狀態(tài) ,則第 n + 1 位初始狀態(tài) Qn+1 , 等于從 Qn 開始倒數(shù) k 位對應(yīng)的狀態(tài)Qn+1 k 與從 Qn 開始倒數(shù) n 位對應(yīng)的狀態(tài) Qn+1 n 模 2 相加。Qr k 表示從 Qr 1 開始 ,倒數(shù) k 位對應(yīng)的狀態(tài) 。而用遞推法卻簡單得多 ,它是由給定的任意 n 個初始狀態(tài) ,以及反饋級數(shù) k 遞推出偽隨機(jī)信號的所有狀態(tài) ,遞推公式為 Qr = Qr k 221。推廣到 n級反饋式移位寄存器 ,在反饋線取得合適時 ,可得到最大長度信號。以后移位時鐘脈沖加入后 ,各級狀態(tài)以此右移 。 圖 3 ( b) 為第一個移位時鐘脈沖加入后各級的變化狀態(tài) 。圖 3 是 n = 4 , k = 3 時 ,4 級偽隨機(jī)信號產(chǎn)生的邏輯框圖。在圖 2 中 ,從 n 級移位寄存器的第 n 級和第 k 級取出信號 ,進(jìn)行模 2 相加后 ,反饋至第 1 級 ,當(dāng)輸入移位時鐘脈沖后 ,在移位寄存器各級的輸出端 Q ,得到 2 n 1 位偽隨機(jī)信號。偽隨機(jī)信號是以零對稱的正、負(fù)兩電平信號 x ( t) ,它的產(chǎn)生分成兩步 , 首先通過反饋式移位寄存器獲得“ 1”、“ 0”兩狀態(tài)信號 ,然后 ,通過電平轉(zhuǎn)移把“ 1”轉(zhuǎn)換成正電平、把“ 0”轉(zhuǎn)換成對稱的負(fù)電平。偽隨機(jī)信號 x ( t) 與隨機(jī)二進(jìn)制信號 y ( t) 的區(qū)別如圖 1 所示。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少 (對于本原多項(xiàng)式的階數(shù)小于等于 13 的 m 序列，互為優(yōu)選對的序列數(shù)不多于 6)，且線性復(fù)雜度很小。 27 m 序列是最有名和最簡單的 ,也是研究的最透徹的序列。 6 偽隨機(jī)信號 偽隨機(jī)信號 偽隨機(jī)信號具有類似于隨機(jī)噪聲的一些統(tǒng)計(jì)特性，同時又便于重復(fù)產(chǎn)生和處理。 3. 特征多項(xiàng)式 對 于 線 性 反 饋 移 位 寄 存 器 的 輸 出 序 列 {ai} 滿 足 遞 推 關(guān) 系 an+i= ai⊕ 1ai+1⊕ … .⊕ c2an2+i⊕ c1an1+i,對于任意 i≥1 成立。在 m 序列的一個周期內(nèi)， 0 和 1 的個數(shù)是相同的。 當(dāng)反饋函數(shù) f（ a1,a2,a3,… an）為非線性函數(shù)時，便構(gòu)成非線性移位寄存器，其輸出序列為非線性序列。當(dāng) n 級線性移位寄存器產(chǎn)生的序列 {ai}的周期為 T=2n1時，稱 {ai}為 n級 m 序列。該序列稱為滿足關(guān)系式（ ）的一個反饋移位 寄存器序列。在 ai+n 的驅(qū)動下，移位寄存器的各個數(shù)據(jù)向前推進(jìn)一位，使?fàn)顟B(tài)變?yōu)?si+1=(ai+1,… ..ai+n)，同時，整個移位寄存器的輸出為 ai。 性質(zhì) 1．移位寄存器序列 反饋函數(shù) f（ a1,a2,a3,… an）為 n 元 布爾函數(shù) 。其中函數(shù) f（ a1,a2,a3,… an）稱為該反饋移位寄存器的反饋函數(shù)。在某一時刻，這些級構(gòu)成該反饋移位寄存器的一個狀態(tài)，共有 2n 個可能狀態(tài)，每一個狀態(tài)對應(yīng)于域 GF（ 2）上的一個 n維向量，用（ a1,a2,a3,… an）表示。圖 為異或門電路。 基本原理 異或門電路有 2 個輸入端和 1 個輸出端。當(dāng)兩路信號輸入不同，即一個為高電平，一個為低電平時，異或門的輸出為高電平。綜上所述，對邊沿 D 觸發(fā)器歸納為以下幾點(diǎn)： D 觸發(fā)器具有接收并記憶信號的功能，又稱為鎖存器； D 觸發(fā)器屬于脈沖觸發(fā)方式； D 觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快 。而為了在下一個 CP 上升沿到達(dá)之前確保門 G5 和 G6 新的輸出 電平得以穩(wěn)定地建立， CP 低電平的持續(xù)時間不應(yīng)小于門 G4 的傳輸延遲時間和 tset 之和，即時鐘信號低電平的寬度 tWL≥ tset+tpd，因此得到 : 在實(shí)際集成觸發(fā)器中，每個門傳輸時間是不同的，并且作了不同形式的簡化， 24 因此上面討論的結(jié)果只是一些定性的物理概念。在 D=1 的情況下，由于 CP 上升沿到達(dá)后 G3 的輸出將 G4 封鎖，所以不要求輸入信號繼續(xù)保持不變 ,故輸入高電平信號的保持時間 tHH=0。為此，在 D=0 的情況下，當(dāng) CP 上升沿到達(dá)以后還要等門 G4 輸出的低電平返回到門 G6 的輸入端以后 ,D 端的低電平才允許改變。輸入信號到達(dá) D 端以后，要經(jīng)過一級門電路的傳輸延遲時間 G5 的輸出狀態(tài)才能建立起來 ,而 G6 的輸出狀態(tài)需要經(jīng)過兩級門電路的傳輸延遲時間才能建立 ,因此D 端的輸入信號必須先于 CP 的上升沿到達(dá)，而且建立時間應(yīng)滿足： tset≥ 2tpd。與主從觸發(fā)器相比 ,同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。因此，該觸發(fā)器常稱為維持 阻 塞觸發(fā)器。 Q4 為 0 時，將 G3 和 G6 封鎖， D 端通往基本 RS 觸發(fā)器的路徑也被封鎖。 （ 3） 觸發(fā)器翻轉(zhuǎn)后，在 CP=1 時輸入信號被封 鎖。 Q3=Q5=D， Q4=Q6=D。 （ 2） 當(dāng) CP 由 0 變 1 時觸發(fā)器翻轉(zhuǎn)。工作過程如下： （ 1）CP=0 時，與非門 G3 和 G4 封鎖，其輸出 Q3=Q4=1，觸發(fā)器的狀態(tài)不變。當(dāng) SD=0 且 RD=1 時 ,不論輸入端 D 為何種狀態(tài)，都會使 Q=1， Q=0，即觸發(fā)器 置 1；當(dāng) SD=1 且 RD=0 時，觸發(fā)器的狀態(tài)為 0,SD 和 RD 通常又稱為直接置 1 和置 0 端。 電路結(jié)構(gòu) : 該觸發(fā)器由 6 個與非門組成，其中 G1 和 G2 構(gòu)成基本 RS 觸發(fā)器。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。如果在 CP 高電平期間輸入端出現(xiàn)干擾信號，那么 就有可能使觸發(fā)器的狀態(tài)出錯。 線性反饋移位寄存器結(jié)構(gòu) 由 節(jié)圖 7 所示，寄存器除了 D 觸發(fā)器之外，構(gòu)成反饋電路的是由異或門組成的。利用移位寄存器可實(shí)現(xiàn)代碼的串行 —并行轉(zhuǎn)換。于是， F F0按 DI原來的狀態(tài)翻轉(zhuǎn)， F F1按 Q0原來的狀態(tài)翻轉(zhuǎn)， F F2按 Q1原來的狀態(tài)翻轉(zhuǎn)， F F3按 Q2原來的狀態(tài)翻轉(zhuǎn)，同時，輸入端的代碼存入 F0，總的效果是寄存器的代碼依 次右移一位。它是一個同步時序邏輯電路 ,根據(jù)移位方向，常把它分成左移寄存器、右移寄存器 和 雙向移位寄存器三種；根據(jù)移位數(shù)據(jù)的輸 入－輸出方式，又可將它分為串行輸入－串行輸出、串行輸入－并行輸出、并行輸入－串行輸出和并行輸入－并行輸出四種電路結(jié)構(gòu)。 。一個觸發(fā)器可以寄存 1位二進(jìn)制數(shù)碼，要寄存幾位數(shù)碼，就應(yīng)具備幾個觸發(fā)器，此外，寄存器還應(yīng)具有由門電路構(gòu)成的控制電路，以保證信號的接收和清除。另外，它也被廣泛應(yīng)用于糾錯編碼、數(shù)字加密等領(lǐng)域。例如，在擴(kuò)頻通信系統(tǒng)中，由它構(gòu)成的偽隨機(jī)數(shù)（ PN碼）發(fā)生器是這類系統(tǒng)的核心。 移位寄存器中的數(shù)據(jù)可以在移位 脈沖 作用下一次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還 可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。 5 移位寄存器 寄存器一般有多個觸發(fā)器組成，通常有鎖存寄存器和移位寄存器。 圖 10 設(shè)計(jì)過程及邏輯圖 輸出組合邏輯。amp。然 19 后用一片 3 8 譯碼器和與非門實(shí)現(xiàn) 1 1 0 00 01 11Q1Q2Q0101 1 001F10 0 1 00 01 11Q1Q2Q0101 1 001F2( a ) ( b ) ( c )Q0Q1Q2Q3S1S0D3D2D1D011101T 4 5 4SRamp。 組合反饋網(wǎng)絡(luò)Q1Q2Qn模 M 計(jì)數(shù)器ZCP… 圖 8 電路原理圖 表 6 真值表 S QD QC QB QA F 1 0