20xx年加法器實(shí)驗(yàn)報(bào)告(參考版)
2025-01-25 05:37本頁(yè)面
【正文】
四、實(shí)驗(yàn)現(xiàn)象
任務(wù)1 : 邏輯符號(hào)生成
任務(wù)2：采用基本邏輯門電路設(shè)計(jì)，異或設(shè)計(jì)半加器
任務(wù)全加器設(shè)計(jì)
邏輯符號(hào)：
原理圖：
結(jié)果：
任務(wù)用半加器，設(shè)計(jì)全加器
五、實(shí)驗(yàn)體會(huì)
通過(guò)這次實(shí)驗(yàn)，初步熟悉了VHDL語(yǔ)言的原理圖設(shè)計(jì)輸入。Synthesis）、適配(Fitter)、編程（assembler）時(shí)序分析（Classical Timing Analysis）4個(gè)環(huán)節(jié)，而這4個(gè)環(huán)節(jié)各自對(duì)應(yīng)相應(yīng)菜單命令，可單獨(dú)發(fā)布執(zhí)行也可以分步執(zhí)行
9 、邏輯符號(hào)生成
建立一個(gè)波形文件。
掌握半加器設(shè)計(jì)方法
掌握全加器的工作原理和使用方法
二、實(shí)驗(yàn)內(nèi)容
建立一個(gè)Project。掌握組合邏輯電路在Quartus Ⅱ中的圖形輸入方法及文本輸入方法。畫出該電路
（2） 分別用兩個(gè)4位補(bǔ)碼的正數(shù)和負(fù)數(shù)
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