20xx年加法器實驗報告(編輯修改稿)
2025-01-25 05:37 本頁面
【文章內(nèi)容簡介】 計原理
熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練運用Vrilog HDL語言在Quartus II下進行工程開發(fā)、調(diào)試和仿真。
掌握半加器設(shè)計方法
掌握全加器的工作原理和使用方法
二、實驗內(nèi)容
建立一個Project。
圖形輸入設(shè)計：要求用VHDL結(jié)構(gòu)描述的方法設(shè)計一個半加器
進行編譯，修改錯誤。
建立一個波形文件。（根據(jù)真值表）
對該VHDL程序進行功能仿真和時序仿真Simulation
三、實驗步驟
啟動QuartusⅡ
建立新工程 NEW PROJECT
設(shè)定項目保存路徑＼項目名稱＼頂層實體名稱
建立新文件 Blok Diagram/Schematic File
保存文件FILE /SAVE
原理圖設(shè)計輸入
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