20xx年加法器實(shí)驗(yàn)報(bào)告(編輯修改稿)
2025-01-25 05:37 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 計(jì)原理
熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練運(yùn)用Vrilog HDL語(yǔ)言在Quartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真。
掌握半加器設(shè)計(jì)方法
掌握全加器的工作原理和使用方法
二、實(shí)驗(yàn)內(nèi)容
建立一個(gè)Project。
圖形輸入設(shè)計(jì)：要求用VHDL結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器
進(jìn)行編譯，修改錯(cuò)誤。
建立一個(gè)波形文件。（根據(jù)真值表）
對(duì)該VHDL程序進(jìn)行功能仿真和時(shí)序仿真Simulation
三、實(shí)驗(yàn)步驟
啟動(dòng)QuartusⅡ
建立新工程 NEW PROJECT
設(shè)定項(xiàng)目保存路徑＼項(xiàng)目名稱＼頂層實(shí)體名稱
建立新文件 Blok Diagram/Schematic File
保存文件FILE /SAVE
原理圖設(shè)計(jì)輸入
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