【正文】 32 參考文獻(xiàn) [1] 朱臻，王濤，易婷等 . 一種用于高速 A/D轉(zhuǎn)換器的全差分、低功耗 CMOS運(yùn)算跨導(dǎo)放大器[J]. 復(fù)旦學(xué)報(bào) (自然科學(xué)版 ).2021,2, 40(1) [2] 李楊先 . 一種高增益 CMOS全差分運(yùn)算放大器的設(shè)計(jì) [J]. 電子設(shè)計(jì) , 2021,12 [3] 廖裕評 .《 Tanner Pro 集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)技術(shù)》 [M].科學(xué)出版社 , 2021,07 [4] 馮乙引 . 高精度運(yùn)算放大器 LMC6062/6082及其應(yīng)用 [J]. 國外電子元器件， 2021,12 [5] 劉豐 . CMOS高性能運(yùn)算放大器的分析與設(shè)計(jì) [J]. 蘭州大學(xué)碩士學(xué)位論文 ,2021,1 [6] 來新泉 .《專用集成電路設(shè)計(jì)基礎(chǔ)教程》 [M]. 西安電子科技出版社 , 2021,10 [7] 翟艷 . 低壓低功耗 CMOS rail to rail運(yùn)算放大器設(shè)計(jì)研究 [D].西安電子科技大學(xué) .2021,45 [8] （美）韋斯特 ,（美）哈里斯 .《 CMOS超大規(guī)模集成電路設(shè)計(jì)（第四版 ） 》 [M].電 子工業(yè)出 版社 , 2021,08 [9] 池寶勇 .《 CMOS射頻集成電路分析與設(shè)計(jì)》 [M].電子工業(yè)出版社 , 2021,02 [10] （美）拉扎維，陳桂燦等譯 .《模擬 CMOS集成電路設(shè)計(jì)》 [M].西安交通大學(xué)出版社 , 2021,02 [11] 鐘文耀，鄭美珠 .《 CMOS電路模擬與設(shè)計(jì)：基于 Hspice》 [M].科學(xué)出版社 , 2021,07 [12]（美） R. Jacob Baker著，張雅麗等譯 .《 CMOS集成電路設(shè)計(jì)手冊 (第 3版 未來的運(yùn)算放大器會擁有良好的性能的。在設(shè)計(jì)功能實(shí)現(xiàn)的過程中通過修改管子寬長比的比值。 圖 611版圖比對 由圖 611 可以看出比對完成后版圖中的器件和原 理圖中設(shè)計(jì)的器件完全符合，因此可以得到版圖設(shè)計(jì)符合設(shè)計(jì)要求。半途比對應(yīng)用到了 LVS軟件，前面對該軟件有過簡單的介紹。在進(jìn)行具體版圖設(shè)計(jì)的時(shí)候必須考慮到對稱性以及 MOS管之間匹配的要求。檢查沒有錯(cuò)誤提示之后然后進(jìn)行 LVS比對，這樣比對的結(jié)果基本上能通過。 值得著重提出的是在搭建電路過程中不同的線之間不允許重疊，輸入與輸出通過其中 Input和 Mentalpoly進(jìn)行連接，實(shí)現(xiàn)了不同金屬層之間的連接。設(shè)計(jì)過程中要注意，右邊兩個(gè)偏置電壓輸出時(shí)候不能使用同一層金屬層，以免進(jìn)行交叉相連。更貼近于實(shí)際應(yīng)用。 主電路模塊版圖 主電路模塊中器件比較多，各個(gè)不同管子和器件需要進(jìn)行交叉布線，因此需要嚴(yán)格謹(jǐn)慎，布線過程中還要考慮到線寬要求。除了考慮到各種規(guī)則和技巧之外，我們還需要十分仔細(xì)的去考慮每個(gè)器件的安放是否符合要求。本設(shè)計(jì)的電阻版圖如圖 65。 電路中的電阻對整個(gè)電路性能和穩(wěn)定性有著直接的影響。電容的版圖設(shè)計(jì)也是在各層進(jìn)行疊加，添加過孔，在通過金屬層與外界進(jìn)行連接。電容的表達(dá)式為： 0 1 /C W L T??? ? ? ? （ 61） 式子中的 0? 代表的是真空中 的電阻率， 1? 代表的是二氧化硅的相對介電常數(shù)，T代表柵極氧化層的厚度， W和 L分別代表版圖中電容的寬度和長度。因?yàn)樵O(shè)計(jì)時(shí)候有寬長比的限制，這樣設(shè)計(jì)的柵長和柵寬需要根據(jù)要求進(jìn)行安比例畫出。確認(rèn)無誤之后，開始畫源級和漏極，在源級和漏極半途設(shè)計(jì)過程中需要用到 Active Contact和 Poly Contact這兩個(gè)接觸孔。 在設(shè)定好需要用到的參數(shù)之后開始選取圖層，進(jìn)行圖層的布局。在設(shè)計(jì)過程中需要對不同層次按規(guī)定進(jìn)行疊 加。絕緣介質(zhì)包括各層介質(zhì)（氧化硅、氧化氮）。直到?jīng)]有錯(cuò)誤提示之后才能進(jìn)行下一步操作 [13] [14]。生產(chǎn)廠家也會根據(jù)這樣的規(guī)則設(shè)計(jì)一套相應(yīng)的生產(chǎn)設(shè)備，負(fù)責(zé)版圖的批量生產(chǎn)。有了這些設(shè)計(jì)規(guī)則的檢查，設(shè)計(jì)者可以分步進(jìn)行檢測，確保最后的電路能夠準(zhǔn)確、高效的完成。這些強(qiáng)大的功能和可靠的軟件分析系統(tǒng)保證了電路在運(yùn)行過程中能夠高效、快速完成，深受各大公司的喜愛 [3]。 LEdit是一款比較完整的版圖設(shè)計(jì)軟件，同時(shí)這個(gè)軟件也擁有具有相當(dāng)高的工作效率和相當(dāng)高的性能，功能強(qiáng)大而且比較完善。只有完成版圖設(shè)計(jì)之后才可以送到廠家進(jìn)行使用。其中各個(gè)管子的寬長比和管子的個(gè)數(shù)進(jìn)行了列表，如表 52所示。 設(shè)計(jì)指標(biāo) 經(jīng)過對設(shè)計(jì)電路一些參數(shù)的模擬仿真，最后總結(jié)一下運(yùn)算放大器的各個(gè)性能指標(biāo)。如果的電源電壓都不穩(wěn)定，那輸出信號波形勢必會得到較大的影響。 電源抑制比也是主要針對運(yùn)算放大器的一種失衡量。 圖 54放大器噪聲分析 從圖 54 中可以看出模擬結(jié)果的輸出電壓的噪聲大概在 20dB 左右，實(shí)際電壓噪聲只有 11dB。 19 噪聲特性分析 噪聲特性是整體設(shè)計(jì)性能中最重要的一個(gè)指標(biāo)，噪聲特性的效果直接影響最后運(yùn)算放大器的性能好壞，這也是集成設(shè)計(jì)電路的一個(gè)重要指標(biāo)。本設(shè)計(jì)要求功耗為 2mV。 圖 52直流增益與輸出相位 根據(jù)圖 52仿真結(jié)果可以看出電路設(shè)計(jì)的增益在 100dB左右，輸出的相位裕度為 80度左右，輸出結(jié)果基本符合設(shè)計(jì)要求的，因此設(shè)計(jì)的電路結(jié)構(gòu)較為合 理可行。 運(yùn)放的開環(huán)增益是電路在沒有反饋情況下的電路增益，閉環(huán)增益是電路在加 入反饋之后電路的增益。 運(yùn)放直流與交流特性 運(yùn)放的輸入端是差分輸入，在電路設(shè)計(jì)中在 輸入端加入交流正弦信號，輸入信號幅度為 1V，因?yàn)樵鲆媸禽敵雠c輸入的比值，因此輸出之后的就是增益。 總體設(shè)計(jì)中 VDD 為工作電壓， GND 為地， Vin1 為反相輸入端， Vin2 為同相輸入端， Vout為輸出端。 112 gmP Cm?? （ 46） 總體布局 本設(shè)計(jì)總體布局思路是：首先分別搭建電路中的每一個(gè)獨(dú)立模塊，并且進(jìn)行相應(yīng)的電路參數(shù)計(jì)算和仿真，經(jīng)過多次修改參數(shù)得到最優(yōu)結(jié)果；然后將獨(dú)立模塊進(jìn)行封裝得到電路符號圖；最后在總體電路頂層設(shè)計(jì)文件中把每一個(gè)獨(dú)立電路 模塊調(diào)用出來，進(jìn)行最后的搭建，布局連線，生成最終的電路結(jié)構(gòu)，添加仿真命令，進(jìn)行整體電路的仿真與調(diào)試，總體電路結(jié)構(gòu)圖如圖 45所示。共模反饋電路結(jié)構(gòu)如圖 45所示。 輸出級所能達(dá)到的增益計(jì)算公式為： Av2=Gm Rout （ 43） 其中， Gm為 M11管子的跨導(dǎo)， Rout是晶體管 M11和晶體管 M12的輸出阻抗并聯(lián)的值。 輸出級的設(shè)計(jì) 輸出級可以采用電流源負(fù)載的共源極輸出，這種電路結(jié)構(gòu)在負(fù)載上的電壓不是緊隨其負(fù)載阻抗變化而變化的。 圖 43偏置模塊 圖 43中 M16管的漏極與偏置電流源 Iref相連， M16管與 M13管構(gòu)成鏡像電流源的結(jié)構(gòu)，基準(zhǔn)電流 Iref通過鏡像結(jié)構(gòu)把 Iref按 M16管寬長比的比例鏡像到 M13管，在 M13管的漏極產(chǎn)生一個(gè)與基準(zhǔn)電流成比例的電流。因此，選擇確定了共源級結(jié)構(gòu)。在提高集成運(yùn)放電路增益的同時(shí)，電路設(shè)計(jì)還需要考慮噪聲對電路性能的影響，采用對稱式的管子結(jié)構(gòu)可以將電路的輸出噪聲影響降低到最小。由此表達(dá)式可以看出來，這種結(jié)構(gòu)能夠?qū)崿F(xiàn)放大的作用。 圖 42主電路模塊 12 如圖 42 所示，電路中 M M2 為兩個(gè) PMOS 差分對輸入管，采用 PMOS 管作為輸入管是由于 PMOS 管具有很高的的輸入阻抗，兩個(gè) PMOS 管的漏極分別連接與 M M4 的源級相連， M M2 與 M M4 共同 構(gòu)成 了 折 疊式 的 差分 輸入 電路 模塊； M5 和 M6 兩個(gè) NMOS管一起 構(gòu)成 了 運(yùn)放 電路的 兩 條 支路偏置電流源 ； MM M M10共同 構(gòu)成 了主 電路 的部分， M0 是尾電流源 ，采用了一個(gè) PMOS管 ，產(chǎn)生的電流流入 M M2 的源級，輸入信號加入輸入級后就會正常工作。 主放大電路設(shè)計(jì) 主放大電路的設(shè)計(jì)包括差分輸入模塊和高增益模塊。 第二級為 CMOS運(yùn)算跨導(dǎo)放大器 的中間級 —— 高增益模塊，中間級的作用主要是將經(jīng)過第一級差分輸入模塊放大的信號進(jìn)行進(jìn)一步地放大，使得電路的增益得到更大地提升。 電路設(shè)計(jì)的整體結(jié)構(gòu) CMOS運(yùn)算跨導(dǎo)放大器 的設(shè)計(jì)整體框圖 如圖 41所示，整個(gè)系統(tǒng)由 五部分組成：差分 輸入模塊 、 補(bǔ)償電路模塊 、 輸出緩沖模塊 、 偏置電路模塊和高增益 模塊 組成 。 圖 36模擬電路設(shè)計(jì)八邊形法則 噪聲 線性 功耗 增益 輸入 、輸出阻抗 速率 電源電壓 電壓擺幅 10 4 系統(tǒng)總體設(shè)計(jì) 本設(shè)計(jì)提出了一種全差分高增益、寬帶寬 CMOS運(yùn)算跨導(dǎo)放大器的設(shè)計(jì) 方案 。 8 圖 31套筒式共源共柵拓?fù)鋱D 折疊式結(jié)構(gòu) 為了解決套筒式結(jié)構(gòu)中信號的輸入范圍和輸 出信號范圍限制的缺陷，設(shè)計(jì)者們提出了一種折疊式共源共柵的電路結(jié)構(gòu)。跟基本的差分運(yùn)算放大器相比較，就是在其簡單的放大器基礎(chǔ)之上把單個(gè)的MOS管替換成共源共柵結(jié)構(gòu)以后得到的，電路結(jié)構(gòu)如圖 31所示。 全差分運(yùn)放 普通電路的設(shè)計(jì)通常采用雙端輸入 單端輸出 結(jié)構(gòu) ，全差分運(yùn)算放大器 采用雙端輸入雙端輸出設(shè)計(jì)結(jié)構(gòu)，比單端輸出具有 更 寬 的輸出 信號范圍，其 結(jié)構(gòu)其應(yīng)用范圍更廣，性能更優(yōu)。 11. 電源抑制比 在實(shí)際設(shè)計(jì)中應(yīng)用中，電源引入的噪聲對電路性能影響很大，為了有效抑制電路中電源噪聲對設(shè)計(jì)的影響引入了電源抑制比的設(shè)計(jì)指 標(biāo)。電壓放大器，輸入阻抗越大越好。 8. 線性 開環(huán)運(yùn)放有很大的非線性，非線性問題可以通過兩種辦法解決一種是采用全差動實(shí)現(xiàn)方式以抑制偶次項(xiàng)諧波：另一種提供足夠高的開環(huán)增益以使閉環(huán)反饋系統(tǒng)達(dá)到所要求的線性。對于任意波形的信號，如果其最大變化速率小于運(yùn)放的轉(zhuǎn)換速率，運(yùn)放就能無失真地輸出相應(yīng)波形。但是，由于對于運(yùn)算放大電路，最大的電壓擺幅與器件尺寸、偏置電流、速度之間，其性能指標(biāo)是相互制約、可以互換的。 5. 輸出擺幅 輸出擺幅即輸出信號的幅度范圍。所以減小功耗能夠使得系統(tǒng)更加精簡，也使得電源的壽命更長久，而且也能使得芯片在一個(gè)適當(dāng)?shù)臏囟认鹿ぷ?。這也有著一些條件：反饋網(wǎng)絡(luò)中不能包含頻率分量，而且在單位增益帶寬頻率范圍內(nèi)只能包含一個(gè)極點(diǎn)。之后把版圖生成的文件送到工廠，由工廠負(fù)責(zé)加工批量生產(chǎn) [3]。用 LEdit 進(jìn)行整體版圖布局與連接，在版圖設(shè)計(jì)中要使用 DRC 功能做設(shè)計(jì)規(guī)則的檢查，如果設(shè)計(jì)違反規(guī)則，說明版圖設(shè)計(jì)中存在錯(cuò)誤，需要返回 LEdit進(jìn)行修改直到設(shè)計(jì)規(guī)則檢查沒有錯(cuò)誤為止。 表 21 Tanner各軟件主要功能 軟件 功能 SEdit 編輯電路圖 TSpice 電路分析與模擬 WEdit 顯示 TSpice模擬結(jié)果 LEdit 編輯布局圖、自動配置與繞線、設(shè)計(jì)規(guī) 則檢查、截面觀察、電路轉(zhuǎn)換 LVS 電路圖與布局圖結(jié)果對比 Tanner EDA的設(shè)計(jì)流程可以用圖 21來表示。 Tanner EDA集成電路設(shè)計(jì)軟件是由 美國加州 Tanner Research 公司開發(fā)的 集成電路設(shè)計(jì)工具，該工具基于 Windows 平臺 ， 功能十分強(qiáng)大， 很容易學(xué)習(xí)。與單級結(jié)構(gòu)相比，兩級結(jié)構(gòu)將會增大功耗，降低速度，需要提出或采取相應(yīng)措施解決這些問題 [12]。第一種簡單的全差分結(jié)構(gòu)優(yōu)點(diǎn) 是輸出范圍較大，缺點(diǎn)是幅頻特性較差，直流增益較小，精度不高，功耗較大，電源抑制比和共模抑制比差，因此設(shè)計(jì)者一般不采用這種方法來設(shè)計(jì)精度較高的電路。 CMOS運(yùn)放電路在開環(huán)增益、失調(diào)電壓、速度等方面得性能與雙極性晶體管相比稍微差一點(diǎn)，但是 CMOS運(yùn)放電路