【正文】 版圖設(shè)計是全差分 CMOS運算放大器的設(shè)計，由于運算放大器的全差分結(jié)構(gòu)，使得電路中大部分 MOS 管均是成對出現(xiàn)的，版圖中設(shè)計對于對稱性有著較高的要求。 圖 610 LVS比對設(shè)置 30 設(shè)置完成后進(jìn)行比對，比對的結(jié)果如圖 611。這些不足之處制約了本設(shè)計的廣泛應(yīng)用性，但是，任何系統(tǒng)都是由功能少、不完善的系統(tǒng)向功能完善的系統(tǒng)慢慢發(fā)展的， 性能也會越來越好 。模擬電路篇 ） 》 [M]. 人民郵電出版社 , 2021,04 [13]（美） Amir ，王志華，李冬梅，楊東譯 .《雙極型與 CMOS放大器分析》 [M]. 科學(xué)出版社 , 2021,11 [14]（美）佛朗哥（ Franco， S.）著，劉樹棠，朱茂林，榮玫譯《基于運算放大器和模擬集成電 路的電路設(shè)計》 [M].西安交通大學(xué)出版社 , 2021,02 [15]（美）科特爾，（美）曼西尼 .《運算放大器權(quán)威指南 (第 3版 )》 [M].人民郵電出版社 , 2021,10 [16]（日）內(nèi)山明治，村野靖著，陳鏡超譯 .《運算放大器電路》 [M].科學(xué)出版社 , 2021,01 [17]（日）岡村廸夫 著，王玲 等譯 .《 OP放大電路設(shè)計》 [M].科學(xué)出版社 , 2021,09 [18] 曾慶貴，姜玉稀 .《集成電路版圖設(shè)計教程》 [M].電子工業(yè)出版社 , 2021,03 [19] 王穎 .《集成電路版圖設(shè)計與 Tanner EDA工具的使用》 [M].西安電子科技大學(xué)出版社 , 2021,05 [20]（美）塞因特著，李偉華，孫偉鋒譯 .《集成電路版圖基礎(chǔ) :實用指南》 [M].清華大學(xué)出版社 , 2021,10 33 附錄 1 運算放大器 Spice 輸出語句： * SPICE list written by SEdit Win32 * Written on May 18, 2021 at 17:00:46 * Waveform probing mands .probe .options probefilename= + probesdbfile=C:\Users\張文碩 \Desktop\bishe\ + probetopmodule=Module0 .SUBCKT pianzhi1 vbias1 vbias2 vbias3 Gnd Vdd M14 vbias2 vbias1 N8 Gnd NMOS L=3u W=2u AD=66p PD=24u AS=66p PS=24u M15 N8 vbias2 Gnd Gnd NMOS L=2u W=4u AD=66p PD=24u AS=66p PS=24u M13 vbias1 vbias3 Vdd Vdd PMOS L=1u W=18u AD=66p PD=24u AS=66p PS=24u M16 vbias3 vbias3 Vdd Vdd PMOS L=1u W= AD=66p PD=24u AS=66p PS=24u R2 vbias1 vbias2 47k TC=, iref vbias3 Gnd 10uA .ENDS .SUBCKT shuchub c vbias2 vout Gnd Vdd C1 vout Gnd 5pF M12 vout vbias2 Gnd Gnd NMOS L=2u W=77u AD=66p PD=24u AS=66p PS=24u M11 vout c Vdd Vdd PMOS L=1u W=38u AD=66p PD=24u AS=66p PS=24u .ENDS .SUBCKT zhudianlu12 c vbias1 vbias2 vbias3 vin1 vin2 Gnd Vdd M5 N21 vbias2 Gnd Gnd NMOS L=2u W=33u AD=66p PD=24u AS=66p PS=24u M6 N17 vbias2 Gnd Gnd NMOS L=2u W=33u AD=66p PD=24u AS=66p PS=24u M3 c vbias1 N21 Gnd NMOS L=3u W=44u AD=66p PD=24u AS=66p PS=24u 34 M4 N19 vbias1 N17 Gnd NMOS L=3u W=44u AD=66p PD=24u AS=66p PS=24u M2 N21 vin2 N1 Vdd PMOS L=1u W=150u AD=66p PD=24u AS=66p PS=24u M1 N17 vin1 N1 Vdd PMOS L=1u W=150u AD=66p PD=24u AS=66p PS=24u M7 c N19 N39 Vdd PMOS L=3u W=90u AD=66p PD=24u AS=66p PS=24u M8 N45 N19 N35 Vdd PMOS L=3u W=90u AD=66p PD=24u AS=66p PS=24u M9 N39 N45 Vdd Vdd PMOS L=3u W=33u AD=66p PD=24u AS=66p PS=24u M10 N35 N45 Vdd Vdd PMOS L=3u W=33u AD=66p PD=24u AS=66p PS=24u M0 N1 vbias3 Vdd Vdd PMOS L=1u W=120u AD=66p PD=24u AS=66p PS=24u R1 N45 N19 2k TC=, .ENDS * Main circuit: Module0 Cm N6 vout 1pF Xpianzhi1_1 N2 N4 N1 Gnd Vdd pianzhi1 Rm N7 N6 TC=, Xshuchub_1 N7 N4 vout Gnd Vdd shuchub vcc N8 N3 AC vdd Vdd Gnd vd N8 Gnd Xzhudianlu12_1 N7 N2 N4 N1 N8 N3 Gnd Vdd zhudianlu12 * End of main circuit: Module0 35 附錄 2 噪聲特性仿真 . .include E:\ .ac dec 10 100meg .noise V(Vout,GND)vdd .print noise onoise 功耗特性仿真 .print ac vdb(Vout) .temp 20 .power vdd .print p(vdd) .op .dc temp 20 90 1 .include E:\ .ac dec 10 1hz 1ghz 交流特性仿真 .include E:\ .ac dec 10 1hz 1ghz .print ac vdb(Vout) 瞬態(tài)特性仿真 .tran/op 20n 50u method=bdf .print tran v(vout) v(vin) 。最終實現(xiàn)了各種性能 基本符合要求的設(shè)計。只需要在 LVS中添加進(jìn)兩個需要比對的文件，然后進(jìn)行參數(shù)的設(shè)定，包括一些需要比對的器件等設(shè)置。因為在單獨模塊版圖設(shè)計中與原理圖都能進(jìn)行匹配。連接完成后也需要進(jìn)行 DRC規(guī)則檢查，確定規(guī)則邏輯上 沒有錯誤之后進(jìn)行 LVS比對，比對之后需要得到兩個電路完全相等。主電路模塊版圖如圖 66所示。 圖 65 電阻版圖設(shè)計 26 版圖的總體設(shè)計 基本器件完成之后開始進(jìn)行整體電路搭建，各器件的設(shè)計是在 cell 中完成的，在總體結(jié)構(gòu)中只需要把它調(diào)用出來即可。本設(shè)計中電容版圖設(shè)計圖如圖 64。完成的 NMOS版圖如圖 62。在左面的面板中有需要用到的不同圖層。 在本設(shè)計中應(yīng)用最多的就是 NMOS、 PMOS、電容和電阻。在版圖連接過程中需要時刻進(jìn)行設(shè)計規(guī)則檢查。 版圖設(shè)計規(guī)則 版圖在設(shè)計過程中需要按照固定的版圖設(shè)計規(guī)則進(jìn)行設(shè)計，設(shè)計規(guī)則是保證工藝實現(xiàn)的第一個基本要求。在設(shè)計版圖之前還需 要對版圖設(shè)計中需要用到的一些軟件、設(shè)計規(guī)則和參數(shù)進(jìn)行詳細(xì)介紹。運算放大器的設(shè)計指標(biāo)如表 51所示。它反映的是電源電壓在電路中出現(xiàn)變化時產(chǎn)生失衡電壓的變化量。 在運算放大器的輸出端產(chǎn)生了較大的噪聲。 在模擬分析電壓增益和相位裕度之后，還需要對電路的功耗進(jìn)行進(jìn)一步分析。輸入信號瞬態(tài)仿真圖如圖 51所示。 在設(shè)計的每一個獨立模塊中沒有添加電源，在最后電路圖中添加了電源。 輸出擺幅為： Vpp=Vdd(Vgs11Vth11)(Vgs12Vth12) （ 44） 由式 44可以得出，這種結(jié)構(gòu)的安排能夠提供主電路達(dá)不到的增益部分的要求，同時還能達(dá)到較大的輸出擺幅。 M16管和 M13管的柵極與偏置電流源 Iref相連，從而產(chǎn)生了偏置電壓 Vbias3； M14管的柵極與電阻 R2 上端相連一起構(gòu)成輸出偏置電壓 Vbias1，電流流過 R2 下端 與 M15管柵極相連一起構(gòu)成輸出偏置電壓 Vbias2。對于集成運放來說，電路的電源抑制比 也 是影響電路性能的一個 重要因素，第一級的結(jié)構(gòu)能夠產(chǎn)生較高的電路增益，電路噪聲的提高會使得電源抑制比也會提高，需要通過理論計算從而合理設(shè)計管子的寬長比，減小電源抑制比。 VbiasVbias Vbias3是偏置電壓，其作用是保證各個管子導(dǎo)通之后產(chǎn)生相應(yīng)的漏極電流，因為只有合適的漏極電流各個管子才會正常工作，并且產(chǎn)生相應(yīng)的輸出。 第三級為 CMOS運算跨導(dǎo)放大器 的輸出級 —— 輸出緩沖模塊，輸出級的作用主要是使得 CMOS運算跨導(dǎo)放大器 具有平穩(wěn)的共模輸出電平，因此需要該電路具有較補償電路 高增益級 差分輸入 偏置電路 輸出緩沖 11 高的輸出阻抗。設(shè)計 采用 Tanner EDA軟件和 CMOS工藝庫對 CMOS集成 運算放大器進(jìn)行電路設(shè)計、性能分析 以 及版圖設(shè)計。 套筒式共源共柵放大 器結(jié)構(gòu)的優(yōu)點是：套筒式結(jié)構(gòu)簡單，處理速度較快。噪聲主要體現(xiàn)在運算放大器輸出端，因此運算放大器輸入到輸出的增益除以電源到輸出的增益定義為電源抑制比 [10]。 9. 輸入阻抗 運放輸入阻抗系由運放 兩輸入端向運放方向視入的交流電阻。這對于運放設(shè)計而言，大的擺幅是一個很重要的課題。 4. 噪聲與失調(diào) 運放的輸入噪聲和失調(diào)確定了能被合理處理的最小信號電平。 4 圖 21 Tanner設(shè)計流程圖 5 3 運算放大器設(shè)計基礎(chǔ) 運放的主要性能指標(biāo) 1. 直流增益 運算放大器的直流增益是設(shè)計運放過程中最重要的一個性能指標(biāo)。具體設(shè)計流程大概為：首先，根據(jù)設(shè)計需要把搭建電路模塊，模塊搭建是在 S –Edit中 編輯出來的。 本文提出了全差分、高增益和寬帶寬的 CMOS運算跨導(dǎo)放大器的設(shè)計。不僅如此， CMOS集成運放所占用的芯片面積連普通雙極性集成運放電路的一半都不到。 同時隨著多媒體和通訊技術(shù)的迅猛發(fā)展，高增益寬帶運算放大器在藍(lán)牙技術(shù)、高精 密測量儀器 、圖像放大器、信號處理系統(tǒng)和 音頻功放系統(tǒng) 等方面的應(yīng)用越來越廣泛 。 自從 1964 年美國仙童公司研制出第一個單片集成運算放大器 μA702以來，集成運算放大器得到了廣泛的應(yīng)用 。集成運放是構(gòu)成常用集成電路系統(tǒng)的通用模塊 [2] [3]。人們對性能的要求也越來越高，譬如 A/D 及 D/A 轉(zhuǎn)換器、有源濾波器、鎖相環(huán)電路、模擬乘法器和精密比較器等電路中均需要采用高增益 寬 寬帶的集成運 算 放 大器。 CMOS運放電路在開環(huán)增益、失調(diào)電壓、速度等方面得性能與雙極性晶體管相比稍微差一點，但是 CMOS運放電路具有十分大的輸入電壓范圍和輸出擺幅，并且在輸入阻抗和靜態(tài)功耗等方面有著巨大的優(yōu)越性。與單級結(jié)構(gòu)相比，兩級結(jié)構(gòu)將會增大功耗，降低速度，需要提出或采取相應(yīng)措施解決這些問題 [12]。 表 21 Tanner各軟件主要功能 軟件 功能 SEdit 編輯電路圖 TSpice 電路分析與模擬 WEdit 顯示 T