【正文】 ............... 33 附錄 2 ............................................................................................................................... 35 1 1 引言 集成運算放大器（ Integrated Operational Amplifier）簡稱集成運放，是由多 個CMOS 管與電容電阻通過耦合方式實現(xiàn)提高 增益 的 模擬集成電路 [1]。 目前 集成運放 已成為集成電路中品種和數(shù)量最多的一類 [4]?；镜闹圃旃に囉幸韵聨追N：單晶硅和多晶硅、氧化工藝、摻雜工藝、掩膜的制版工藝、光刻工藝和金屬化工藝等 [5]。 由于運放的性能直接影響著整個電路的動態(tài)范圍和高頻領(lǐng)域的應(yīng)用，因此研制具有良好性能的高增益寬帶集成運放對滿足低功耗、寬頻帶等 通信技術(shù)及其它高速模擬信號處理應(yīng)用有重要的實用價值 [7]。雙極型集成運放技術(shù)發(fā)展的時間較長，到目前為止技術(shù)相對較為成熟，應(yīng)用也比較廣泛，具有較快的速度和較高的增益，但是這種電路結(jié)構(gòu)在功耗和帶寬方面的性能就不盡如人意 [8]。因此， CMOS集成運放在現(xiàn)代集成電路設(shè)計中占有的比重越來越大 [9] [10]。第三種折疊共源共柵結(jié)構(gòu)優(yōu)點是電路輸出信號范圍較大，由于輸入信號和輸出信號可以短接因而共模電平很容易確定，缺點是犧牲了電路的功耗和噪聲等特性，因此這種電路目前也有很多設(shè)計者采用 [11]。第一部分引言主要介紹了運算放大器的發(fā)展歷程以及發(fā)展現(xiàn)狀，國內(nèi)對 運算放大器的研究成果，以及運算放大器的未來的發(fā)展方向；第二部分介紹了設(shè)計集成運放所需要的軟件 Tanner 軟件和第三部分主要介紹集成運放的各種設(shè)計性能指標(biāo)以及各種集成運放電路結(jié)構(gòu)優(yōu)劣的對比以及設(shè)計結(jié)構(gòu)的選?。坏谒牟糠痔岢隽苏郫B式共源共柵運算放大電路總體設(shè)計方案以及電路模塊化設(shè)計；第五部分在 用 TSpice 軟件對全差分運算放大器電路進行了直流增益、單位增益帶寬、相位裕量、增益裕量、電源抑制比等電路參數(shù)進行了仿真與模擬分析；第六部分為版圖設(shè)計的具體介紹，其中包括相關(guān)的設(shè)計規(guī)則，把簡單的 器件進行了詳細(xì)的版圖的設(shè)計；最后一部分為設(shè)計總結(jié)以及未來改進的方向。其中 應(yīng)用最廣泛的是 LEdit版圖設(shè)計軟件，該軟件在國內(nèi)的版圖設(shè)計軟件中具有很大的優(yōu)勢，也是設(shè)計者們爭相追逐的簡單易用版圖設(shè)計軟件之一。搭建完成之后根據(jù)已知公式與參數(shù)進行寬長比的修改，進行電路的性能優(yōu)化，電路修改完畢之后將該電路圖輸出成 SPICE文件。最后利用 LVS將電路圖輸出的 SPICE文件與版圖轉(zhuǎn)化的 SPICE文件進行對比，若對比結(jié)果不相等，則回去修正 LEdit或 SEdit的圖。因為我們設(shè)計的目的就是要進行放大，因此直流增益尤為重要。 3. 功耗 由于越來越多運算放大電路應(yīng)用于便攜式設(shè)備以及電池電源供電，電路的功耗就值得關(guān)注了。在常用的運放電路中，許多器件由于必須用大的尺寸或大的偏置電流都會引起噪聲和失調(diào)。例如，能響應(yīng)管弦樂隊音樂的高質(zhì)量的話筒可以產(chǎn)生的瞬時電壓范圍大于四個 數(shù)量級。 6. 轉(zhuǎn)換速率與建立時間 轉(zhuǎn)換速率是測量輸出信號的最大斜率變化的量，其定義為放大電路在閉環(huán)狀態(tài)下，輸出為大信號時，放大電路輸出電壓對時間的最大變化率。 7. 相位裕度 相位裕度也是集成運放設(shè)計中的一個重要性能指標(biāo)，主要是用來衡量反饋系統(tǒng)的穩(wěn)定性。運放輸入阻抗受制于輸入級的結(jié)構(gòu)和工藝的不同而不同。理想情況下，運放輸出阻抗為 0。 運算放大器的基本結(jié)構(gòu) 集成運放的主流設(shè)計結(jié)構(gòu)主要有簡單的全差分結(jié)構(gòu)、套筒式共源共柵結(jié)構(gòu)和折疊式共源共柵運放三種形式。 雙端輸出的運放結(jié)構(gòu) 輸出的電壓 Vo 的值是 Vo2Vo1， 由此可見， 差分電路的輸出擺幅是單端輸出的兩倍 ， 如圖 34。由于套筒式共源共柵放大器結(jié)構(gòu)只有一條電流支路，因此該結(jié)構(gòu)具有極低的功耗。 圖 32折疊共源共柵拓?fù)鋱D 9 折疊式共源共柵結(jié)構(gòu)雖然使得電路的輸入信號范圍和輸出信號范圍有很大地提高，但是由于在原有電路結(jié)構(gòu)增加了折疊式結(jié)構(gòu)的 MOS 管構(gòu)成了并聯(lián)結(jié)構(gòu)的共柵管，使得電路的增益降低、噪聲影響變大。 該集成 運算放大器采用 級聯(lián)折疊式共源共柵 結(jié)構(gòu)， 采用 附加增益提高電路 使得電路增益得到了級大地提高并且獲得了較好的電路頻率特性。 圖 41系統(tǒng)框圖 圖 41所示中第一級為 CMOS運算跨導(dǎo)放大器 的輸入級 —— 差分輸入模塊，輸入級主要作用將輸入信號進行放大作用，并且該電路模塊具有較高的輸入阻抗可以提高后級負(fù)載驅(qū)動能力。 補償電路模塊的主要作用是通過加上適當(dāng)?shù)姆答伨W(wǎng)絡(luò)從而改變 CMOS 運算跨導(dǎo)放大器 的開環(huán)特性，使得該集成 運放在閉環(huán)條件下能夠穩(wěn)定地工作，而不會產(chǎn)生振蕩。共模輸入電源輸入范圍在 ，電源電壓為 。 VbiasVbias Vbias3是 由偏置 模塊 提供。根據(jù)計算得到各個管子所需要的漏極電流。 折疊式結(jié)構(gòu)功耗 也 相對較大 ，與其良好的輸出擺幅相比還是可以接受的 。其中 Iref作用是為整個電路提供參考基準(zhǔn)電流 ，使得產(chǎn)生三個偏置電壓，從而對主電路提供合適的偏置電壓。 偏置模塊的設(shè)計主要就是設(shè)計各個管子的寬長比，根據(jù)主電路中各個模塊電壓的需求產(chǎn)生合適的電壓。 14 圖 44輸出級設(shè)計模塊 這種結(jié)構(gòu)是反相器的結(jié)構(gòu)，由于電路的輸出擺幅要求在 ，因此輸出級采用電流源做負(fù)載的共源級設(shè)計，其中， PMOS管 M11作為輸入管，可以將前級輸出信號的電路增益進一步提高，以達到本設(shè)計的設(shè)計要求，因此 M11管的寬長比相對較大一些。 共模反饋的設(shè)計 共模反饋電路是集成運放電路的一個重要的模塊，其主要作用是使得集成運放能夠 工作在線性區(qū)，并且能夠保證較好的輸出電壓特性。補償電阻的作用是抑制電路的溫度漂移從而實現(xiàn)放大電路的零溫漂，主極點的頻率可由式 45計算 得到。因此不會出現(xiàn)電源混亂的狀態(tài)，單獨模塊仿真時候需要加上 電壓源。電容 Cm=1pF、 C1=5pF， Iref 為 10μ A 的電流源，在仿真時輸入信號為 1V 的交流差分信號，根據(jù)電路增益的計算公式，輸出信號值即為電路的增益。 圖 51差分輸入波形 由上圖可以看出輸入的信號幅值為 1V，輸入信號的頻率為 100kHz，兩個輸入信號為差分共模信號，本設(shè)計在輸入端添加 Vin1加上一個 ，目的是為了達到更好輸入效果。 18 在輸入端加入小信號之后，通過 TSpice 進行添加 .ac 命令，輸出交流仿真結(jié)果。因為功耗的大小直接關(guān)系到真?zhèn)€電路是否能夠投入生產(chǎn)使用。 圖 53功耗 由圖 53中可以看出縱軸為輸出的功耗，通過觀察輸出功耗為 。本設(shè)計在 Tanner EDA 軟件中，通過 .noise 命令語句對放大電路進行噪聲特性的分析。但是在設(shè)計過程中也是盡量避免，以免產(chǎn)生較大的誤差。目前放大器越來越趨向于低功耗的設(shè)計，對于供電電源的要求也越來越高。 圖 54電源抑制比 在本設(shè)計中輸入電源幅值直接設(shè)計成 1V，這樣增益輸出結(jié)果的倒數(shù)即為電源抑制比。 表 51運算放大器性能指標(biāo) 參數(shù)名 性能指標(biāo) 工作電壓 工作電流 100uA 工作溫度范圍 20— 100攝氏度 運算放大器增益 100dB 負(fù)載電容 5pF 增益帶寬 2Mhz 輸出擺幅 電源抑制比 80dB 壓擺率 5V/us 根據(jù)設(shè)計指標(biāo)，以及對運算放大器的電路結(jié)構(gòu)分析與了解，這些設(shè)計中的指標(biāo)與設(shè)計要求相差無幾，這樣的設(shè)計能夠滿足日常的需求。 表 52放大器參數(shù)列表 管子名稱 管子類型 W/um L/um 數(shù)量 M0 PMOS 12 1 10 M1 PMOS 10 1 15 M2 PMOS 10 1 15 M3 NMOS 11 3 4 M4 NMOS 11 3 4 M5 NMOS 11 2 3 M6 NMOS 11 2 3 M7 PMOS 18 3 5 M8 PMOS 18 3 5 M9 PMOS 11 3 3 M10 PMOS 11 3 3 M11 PMOS 4 1 1 M12 NMOS 11 2 7 M13 PMOS 9 1 2 M14 NMOS 2 3 1 M15 NMOS 4 2 1 M16 PMOS 1 1 22 6 版圖設(shè)計與分析 原理圖仿真結(jié)果分析正確以后，需要根據(jù)相關(guān)軟件和工藝進行版圖的設(shè)計。 LEdit 介紹 集成電路版圖設(shè)計軟件種類繁多，每個設(shè)計公司的版圖設(shè)計軟件也會稍有區(qū)別，最常見的有 virtuoso、 cadence 以及 Tanner 中的 LEdit。 LEdit軟件包括許多功能諸如：集成電路編輯器、自動布線編輯器、以及 DRC 設(shè)計規(guī)則檢查器、組件性能提取分析器、設(shè)計的布局與原理圖器件進行比對 LVS等許多相當(dāng)實用的功能。這些規(guī)則的設(shè)定可以提示設(shè)計者在設(shè)計電路過程中存在一些錯誤的設(shè)計，或者識 別一些人為的電路結(jié)構(gòu)連接錯誤。 版圖的規(guī)則檢測主要包括三個方面的檢查：電路圖設(shè)計規(guī)則的檢查（ DRC）、電路圖應(yīng)用規(guī)則檢查（ ERC）、版圖設(shè)計與原理圖器件的比對（ LVS）。一個完 23 整有用的芯片是在沒有設(shè)計規(guī)則檢查錯誤的前提情況下才能得到的。其中導(dǎo)體包括各個金屬層。因此在這詳細(xì)介紹一下 MOS管以及電容電阻的設(shè)計步驟。 圖 61NMOS的截面圖 開始設(shè)計之前需要進行電路版圖的圖層進行設(shè)置，包括最小格點設(shè)置，最小引線的設(shè)計。在 P襯底上畫出合適的 NSelect，在 NSelect中畫出需要用到的 N型有源區(qū) Active層，在畫出每個層之后需要進行 DRC規(guī)則檢測，檢查設(shè)計是否符合規(guī)則，避免不必要的麻煩。源級和漏極需要通過第一層金屬層 24 與各個接觸孔連接，連接好之后進行規(guī)則檢查。 圖 62NMOS版圖設(shè)計 PMOS的版圖的設(shè)計 步驟和 NMOS版圖設(shè)計設(shè)計步驟基本相同，只是在各層之間的疊放次序不同，按照相同的原理把 PMOS的版圖畫出， PMOS的版圖設(shè)計結(jié)果如圖 63。 25 電容的版圖設(shè)計思路是利用多晶硅布局，覆蓋整個擴散區(qū)。 圖 64 電容版圖設(shè)計 電阻的版圖設(shè)計是最簡單的，電阻的版圖用到了多晶硅電阻。采用并聯(lián)和串聯(lián)的方法來實現(xiàn)所要求的阻值。由于 CMOS 運算放大器中有許多的 MOS管，而且由于差分結(jié)構(gòu)，所以大部分管子之間的匹配問題顯得尤為重要。 版圖的設(shè)計與原理圖設(shè)計類似，分模塊進行搭建，首先把最基本的模塊搭建出來，其中包括： NMOS、 PMOS、 Vdd、 Gnd、 Input、 Output、 Mentalpoly、電容和電阻。 圖 66主電路模塊版圖 27 布線完成后進行 DRC設(shè)計規(guī)則檢查，設(shè)計規(guī)則沒有錯誤之后在進 行 LVS比對，比對無誤之后即可完成設(shè)計要求。偏置模塊版圖如圖 67所示。這樣就完成了偏置模塊電路的版圖設(shè)計。然后進行 LVS進行比對，需要的器件在版圖中與 TSpice輸出 list進行比對確定版圖設(shè)計中的器件與原理圖中器件具有相同的規(guī)格，參數(shù)相等，這樣才能保證版圖設(shè)計的合理正確。最終整體的版圖設(shè)計如圖 69所示 。不僅僅是結(jié)構(gòu)上的合理，而且精度上也有很高的要求。軟件設(shè)置界面如圖 610。之后的兩章分別介紹了 Tanner 軟件以及加工的工藝流程 ， 之后 詳細(xì)研究了 全差分高增益、寬帶寬CMOS運算跨導(dǎo)放大器設(shè)計的 基本原理 和設(shè)計方案 。 本設(shè)計雖然實現(xiàn)了 運算放大器 的基本功能，但是與市場上流行的 運算放大器 相比，仍然存在很多需要改進的地方，例如 帶寬明顯不夠 ， 版圖設(shè)計不太規(guī)范 等。在滿足性能指標(biāo)的前提下，應(yīng)盡可能的采用簡單方案，因為簡單方案意味著元器件少、可靠性高、資源利用率高 、功耗低 ，從而就 比較