【正文】 老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)作風(fēng)、誨人不倦的教育情懷和對(duì)事業(yè)的忠誠(chéng)，都將使我受益終身。本論文在研究和撰寫過(guò)程中得到 XXX 老師的精心指導(dǎo)和大力協(xié)助。 該系統(tǒng)包含了 信號(hào)整形模塊、 以 EPF10K10LC844芯片為核心的 FPGA 數(shù)據(jù)采集模塊、以 AT89C51 芯片為控制核心單片機(jī) 處理 模塊、 靜態(tài) LED 顯示模塊。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 28 賦 頻 率 顯 示 區(qū) 首 地 址 7 0 H 給 R 0無(wú) 效 數(shù) 字 0 消 隱 處 理賦 相 位 差 顯 緩 區(qū) 首 地 址 7 8 H 給 R 0查 表 求 斷 碼查 表 串 行 顯 示待 顯 示 數(shù) 據(jù) 送 完 了 ？2 F H . 0 = 0 ?入 口出 口NYNY 圖 411 顯示程序流程圖 鍵盤程序流程 為了完成以上功能，電路中還必須有必要的輔助設(shè)計(jì)，即需要設(shè)計(jì)一個(gè)按鍵子程序來(lái)完成人為的有選擇的控制 LED 數(shù)碼管顯示的內(nèi)容（顯示頻率或相位差）。 入 口裝 入 被 除 數(shù) 1 0 0 0 0 0 0 0 和 除 數(shù) T 到 內(nèi) 存做 除 法 1 0 0 0 0 0 0 0 / T 二 進(jìn) 制 數(shù) 據(jù) 轉(zhuǎn) 換 為 壓 縮 B C D 碼壓 縮 B C D 碼 轉(zhuǎn) 換 為 單 字 節(jié) B C D 碼把 數(shù) 據(jù) 存 入 到 顯 示 緩 沖 區(qū) 7 0 H 7 6 H出 口 圖 49 計(jì)算頻率的流程圖 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 27 計(jì)算相位差流程 因?yàn)?A 、 B 兩路信號(hào)是同頻率，不同相位的正弦波信號(hào)，所以經(jīng)過(guò)整形電路整形后得到頻率相同、時(shí)間上不重合的兩路信號(hào) 。這兩種數(shù)據(jù)都是 19 位無(wú)符號(hào)的二進(jìn)制數(shù)據(jù)，其程序流程圖如圖 47 所示。 when (dsel=1) data=datab。 input dataa,datab。 FPGA 和 MCU 之間的數(shù)據(jù)傳輸是通過(guò) 19 根 I/O 口線輸送的。 reg [18:0] out_data。 圖 45 19 位寄存器模塊 module reg19(out_data,in_data,cp,en)。 reg [18:0] out。它們都是 19 位的二進(jìn)制數(shù)據(jù)，時(shí)間單位為 S。 always(posedge cp or posedge set) begin if (set) begin q=1。 圖 43 D 觸 發(fā)器模塊 module D_FF(q,d,cp,set,reset)。 二分頻器二分頻器D Qc p≥ 1e nc l rc pe nc pd a t a bd a t a bc pe n二選一數(shù)據(jù)選擇器四 分 頻 器d a t a寄 存 器 1寄 存 器 21 9 位 加 1 計(jì) 數(shù) 器p r ee n ac l rc l k ac l k bf e n d s e lc l k fc l kAB4 0 M H Z圖 42 FPGA 芯片內(nèi)部邏輯電路框圖 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 22 FPGA中主要模塊設(shè)計(jì) 在該設(shè)計(jì)中， FPGA 主要完成對(duì)整形后的兩路待測(cè)信號(hào)（ A、 B）進(jìn)行數(shù)據(jù)采集。由時(shí)序圖可以看出 ， FPGA 在待測(cè)信號(hào)的兩個(gè)響鈴的周期內(nèi)獲取一次數(shù)據(jù)，在待測(cè)輸入信號(hào)的第一個(gè)周期內(nèi)完成數(shù)據(jù)采集，并在后接的下一個(gè)待測(cè)輸入信號(hào)的在周期內(nèi)完成數(shù)據(jù)傳輸送以及清零，在設(shè)計(jì)時(shí)，我采用了同步信號(hào)來(lái)實(shí)現(xiàn)同步清零和同步數(shù)據(jù)傳送，這樣可以增強(qiáng) 系統(tǒng)的抗干擾能力，提高系統(tǒng)的穩(wěn)定性和可靠性。共陰極 7段 LED 數(shù)碼管的段碼編碼如表 33所示。這種連接方式不僅占用單片機(jī)端口少，而且可以充分利用單片機(jī)芯片內(nèi)部的串行口資源，可以很容易的掌握其編程規(guī)律，簡(jiǎn)化軟件編程。靜態(tài)顯示系統(tǒng)中，每位顯示器都有自己的鎖存器、譯碼器和驅(qū)動(dòng)器，它的每一次顯示輸出后可以保持不變，僅在待顯示數(shù)據(jù)需要改變時(shí)，才更新其顯示內(nèi)容。作為通用 I/O 口時(shí)，功能與 P1口相同，常用第二功能，作為第二功能使用時(shí)，各位的作用如表 32所示。若負(fù)載為低電平， 則通過(guò)內(nèi)部上拉電阻向外輸出電流。 P1 口為 8 位準(zhǔn)雙向 I/O 口，內(nèi)部具有上拉電阻，一般作通用 I/O 口使用 ，它的每一位都可以分別定義為輸入線或輸出線，作為輸入時(shí)，鎖存器必須置 1，每個(gè)引腳可以驅(qū)動(dòng) 4 個(gè) TTL 負(fù)載。 P0口： 32 ~ 39 腳 為 ~ 輸入 /輸出引腳。其中晶振可選用振蕩頻率為 12MHZ 的石英晶體，電容器一般選用 30PF 左右。該設(shè)計(jì)采用的是上電自動(dòng)復(fù)位和按鍵手動(dòng)復(fù)位電路，如圖 33所示。由于將多功能 8位 CPU和閃爍存儲(chǔ)器組合在一個(gè)芯片中，Atmel 的 AT89C51 是一種高效率的微處理器，為很多嵌入式控制系統(tǒng)提供了一種靈活方便且物美價(jià)廉的方案。 FPGA 和 MCU的握手信號(hào) FEN 和 DSEL 分別接在 和 引腳，即 Pin4 和 Pin6。 表 31 引腳端口對(duì)應(yīng)關(guān)系 P0 口 AT89C51 FPGA 引腳名稱 P28 P53 P55 P57 P59 P61 P62 P82 FPGA 引腳號(hào) PIN28 PIN53 PIN55 PIN57 PIN59 PIN61 PIN62 PIN82 引腳定義 DATA0 DATA1 DATA2 DATA3 DATA4 DATA5 DATA6 DATA7 P2 口 AT89C51 FPGA 引腳名稱 P130 P128 P126 P124 P100 IO38 IO36 IO34 FPGA 引腳號(hào) PIN130 PIN128 PIN126 PIN124 PIN100 PIN83 PIN77 PIN75 引腳定義 DATA8 DATA9 DATA10 DATA11 DATA12 DATA13 DATA14 DATA15 P1 口 AT89C51 FPGA 引腳名稱 P31 P54 P56 P58 NC P60 FPGA 引腳號(hào) PIN31 PIN54 PIN56 PIN58 空端口 PIN60 引腳定義 DATA16 DATA17 DATA18 RSEL 無(wú) EN CLKa CLKb FPGA 適配板 FEN DSEL CLK A T 8 9 C 5 1 AIN BIN 40MHZ 石英晶體多諧振蕩器 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 17 基于 MCU 的 數(shù)據(jù)處理模塊 設(shè)計(jì) 這部分電路由單片機(jī)、晶振電路、按鍵電路等組成。 FPGA 在 10MHZ 時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)周期進(jìn)行計(jì)數(shù)，并對(duì) 兩個(gè)同頻率的正弦波信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19 位數(shù)字量，其物理單位是 S。 EPF10K10LC844 能夠滿足多功能、低功耗、低成本、高性能的系統(tǒng)設(shè)計(jì)。 3. 增強(qiáng)型嵌入式結(jié)構(gòu) 每個(gè) EAB 有以 256 1 512 1024 2048 2位任意組合的 RAM，可做單口 RAM，也可以設(shè)計(jì)成雙口 RAM。 基于 FPGA 的 數(shù)據(jù)采集模塊 設(shè)計(jì) 設(shè)計(jì)中，我們選擇的是 Altera 公司的 FPGA，芯片型號(hào)為 EPF10K10LC844。因?yàn)槭┟芴赜|發(fā)器有兩個(gè)門限電壓，所以可以提高輸入電路的抗干擾能力 ，其電路原理圖如圖 31 所示。因此，我們?cè)趯?duì) A、 B 兩路信號(hào)整形時(shí)要采用相同的整形電路。由于 FPGA 對(duì)脈沖信號(hào)比較敏感， 為了準(zhǔn) 確的測(cè)量出 兩路正弦信號(hào)的相位差及其頻率，需要對(duì)輸入波形進(jìn)行整形，使輸入信號(hào)變成矩形波信號(hào)，并送給 FPGA 進(jìn)行處理。 所以，我們最終采用 以 FPGA 和 MCU 相結(jié)合的設(shè)計(jì)方案 。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 12 MCU 要完成的任務(wù)有 3 個(gè)：一是從 FPGA 中獲得 19 位的二進(jìn)制數(shù)據(jù)，并控制FPGA 的工作；二是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)）；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。所以以單片機(jī)為核心的設(shè)計(jì)方案當(dāng)待測(cè)信號(hào)頻率較高時(shí)很難滿足設(shè)計(jì)要求。此時(shí)的相位絕對(duì)誤差為 176。在采用以 MCU 為核心的設(shè)計(jì)相 位測(cè)量?jī)x時(shí)，令單片機(jī)的外接晶振為 12MHZ，則定時(shí)器 /計(jì)數(shù)器 的計(jì)數(shù)誤差為正負(fù)一個(gè)機(jī)器周期 ，即 177。 兩個(gè)設(shè)計(jì)方案的 比較 上述所提出的以 MCU 為核心的系統(tǒng)可以實(shí)現(xiàn)對(duì)頻率的測(cè)量和對(duì)相位差的測(cè)量。 b. DSEL=1 且 FEN=1 時(shí)， MCU 從 FPGA 中讀取 19 位的時(shí)間差數(shù)據(jù)。 （ 2） MCU 的工作情況 MCU 要從 FPGA 中獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19位無(wú)符號(hào)二進(jìn)制數(shù)。 整形電路 整形電路 FPGA MCU 顯示 待測(cè)信號(hào) 1 待測(cè)信號(hào) 2 A B XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 10 相位差對(duì)應(yīng)的時(shí)間差 ?T 的測(cè)量跟頻率測(cè)量的方法類似，不過(guò)閘門控制信號(hào)為 BA? 的高電平寬度，則有 ?TfN ?02 / （ 26） 因?yàn)橄辔徊畹慕^對(duì)誤差 ??? 2? ，而 FPGA 在測(cè)量 ?T 時(shí)有一個(gè)字的誤差，對(duì)待測(cè)信號(hào)頻率 kHzf 20? 而言，有 sT ?? 503602 ??? （ 27） 可以得到 sT ?? ? ，這就是說(shuō)， FPGA 在采集相位差對(duì)應(yīng)的時(shí)間差 ?T 時(shí)，至少要能分辨出 s? 的時(shí)間間隔。 并且， A、 B是兩個(gè)頻率相同但是有相位差的矩形波。 開始 系統(tǒng)初始化 )1,0(1 ?? iTRi 調(diào)用子程序 SUB1：執(zhí)行 3 次并保存到內(nèi)存 0?iTR 中值數(shù)字濾波 計(jì)算頻率、相位差 送數(shù)據(jù)顯示 鍵盤處理 入口 44?R （ R4 是計(jì)數(shù)器） =1？ =1？ 44?R ？ 保存周期 TH0、 TL0 保存時(shí)間差 TH TL1 清零定時(shí)器 T0、 T1 清零標(biāo)志位 14?R 04?R ？ 出口 SETB N N N N Y Y XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 9 圖 26 以 FPGA 和 MCU 相結(jié)合的相位測(cè)量?jī)x電路 本設(shè)計(jì)采用單片機(jī)和現(xiàn)場(chǎng)可編程門陣列 （ FPGA）作為數(shù)字相位 測(cè)量?jī)x 的核心部分。 系統(tǒng)主程序是一個(gè)順序執(zhí)行的循環(huán)程序， 其流程 圖如圖 24所示。 再設(shè)計(jì) MCU 的軟件時(shí)，系統(tǒng)要連續(xù) 3次測(cè)量時(shí)間差和周期，每一次測(cè)量時(shí)間差和周期占用 兩個(gè)待測(cè)信號(hào)周期 T的時(shí)間。 我們讓定時(shí)器 /計(jì)數(shù)器工作在定時(shí)工作方式，其計(jì)數(shù)器對(duì)內(nèi)部機(jī) 器周期進(jìn)行加 1 計(jì)數(shù)，而定時(shí)器 /計(jì)數(shù)器的工作啟動(dòng)、停止則采用外部硬件控制。 單片機(jī)的定時(shí)器 /計(jì)數(shù)器受 TMOD 及 TCON 的控制，如圖 22所示。 （ 2） 測(cè)周期的方法測(cè)量信號(hào)頻率 對(duì)信號(hào) Ⅰ 進(jìn)行二分頻，分頻后高電平的寬度正好對(duì)應(yīng)信號(hào) Ⅰ 的周期，我們將此高電平信號(hào)作為 MCU 內(nèi)部定時(shí)器的硬件啟動(dòng) /停止信號(hào)，便可測(cè)得周期 T ，再由公式 Tf 1? ，計(jì)算得到頻率 f 。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 5 鑒相器 整 形 電 路 整 形 電 路M C U— —I N T i 鍵 盤顯 示待 測(cè) 信 號(hào) 1 待 測(cè) 信 號(hào) 2 ⅠⅡ圖 21 以 MCU 為核心的相位測(cè)量?jī)x的原理框圖 兩路待測(cè)信號(hào) 經(jīng) 電路整形后變成了矩形波信號(hào) Ⅰ 、 Ⅱ ，而且 Ⅰ 和 Ⅱ 是同頻率但不同相位的矩形波。 我們知道， MCU 應(yīng)用系統(tǒng)一般能較好地實(shí)現(xiàn)各種不同的測(cè)量和控制功能，但有的時(shí)候卻達(dá)不到設(shè)計(jì)要求的技術(shù)指標(biāo)。 令 ??? T? ，式中 ?T 是相位差θ對(duì)應(yīng)的時(shí)間差，且令 T 為 信號(hào)周期，則有