【正文】 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 28 賦 頻 率 顯 示 區(qū) 首 地 址 7 0 H 給 R 0無(wú) 效 數(shù) 字 0 消 隱 處 理賦 相 位 差 顯 緩 區(qū) 首 地 址 7 8 H 給 R 0查 表 求 斷 碼查 表 串 行 顯 示待 顯 示 數(shù) 據(jù) 送 完 了 ？2 F H . 0 = 0 ?入 口出 口NYNY 圖 411 顯示程序流程圖 鍵盤程序流程 為了完成以上功能，電路中還必須有必要的輔助設(shè)計(jì)，即需要設(shè)計(jì)一個(gè)按鍵子程序來(lái)完成人為的有選擇的控制 LED 數(shù)碼管顯示的內(nèi)容（顯示頻率或相位差）。這兩種數(shù)據(jù)都是 19 位無(wú)符號(hào)的二進(jìn)制數(shù)據(jù)，其程序流程圖如圖 47 所示。 input dataa,datab。 reg [18:0] out_data。 reg [18:0] out。 always(posedge cp or posedge set) begin if (set) begin q=1。 二分頻器二分頻器D Qc p≥ 1e nc l rc pe nc pd a t a bd a t a bc pe n二選一數(shù)據(jù)選擇器四 分 頻 器d a t a寄 存 器 1寄 存 器 21 9 位 加 1 計(jì) 數(shù) 器p r ee n ac l rc l k ac l k bf e n d s e lc l k fc l kAB4 0 M H Z圖 42 FPGA 芯片內(nèi)部邏輯電路框圖 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 22 FPGA中主要模塊設(shè)計(jì) 在該設(shè)計(jì)中， FPGA 主要完成對(duì)整形后的兩路待測(cè)信號(hào)（ A、 B）進(jìn)行數(shù)據(jù)采集。共陰極 7段 LED 數(shù)碼管的段碼編碼如表 33所示。靜態(tài)顯示系統(tǒng)中，每位顯示器都有自己的鎖存器、譯碼器和驅(qū)動(dòng)器，它的每一次顯示輸出后可以保持不變，僅在待顯示數(shù)據(jù)需要改變時(shí)，才更新其顯示內(nèi)容。若負(fù)載為低電平， 則通過(guò)內(nèi)部上拉電阻向外輸出電流。 P0口： 32 ~ 39 腳 為 ~ 輸入 /輸出引腳。該設(shè)計(jì)采用的是上電自動(dòng)復(fù)位和按鍵手動(dòng)復(fù)位電路，如圖 33所示。 FPGA 和 MCU的握手信號(hào) FEN 和 DSEL 分別接在 和 引腳，即 Pin4 和 Pin6。 FPGA 在 10MHZ 時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)周期進(jìn)行計(jì)數(shù)，并對(duì) 兩個(gè)同頻率的正弦波信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19 位數(shù)字量，其物理單位是 S。 3. 增強(qiáng)型嵌入式結(jié)構(gòu) 每個(gè) EAB 有以 256 1 512 1024 2048 2位任意組合的 RAM，可做單口 RAM，也可以設(shè)計(jì)成雙口 RAM。因?yàn)槭┟芴赜|發(fā)器有兩個(gè)門限電壓，所以可以提高輸入電路的抗干擾能力 ，其電路原理圖如圖 31 所示。由于 FPGA 對(duì)脈沖信號(hào)比較敏感， 為了準(zhǔn) 確的測(cè)量出 兩路正弦信號(hào)的相位差及其頻率，需要對(duì)輸入波形進(jìn)行整形，使輸入信號(hào)變成矩形波信號(hào)，并送給 FPGA 進(jìn)行處理。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 12 MCU 要完成的任務(wù)有 3 個(gè)：一是從 FPGA 中獲得 19 位的二進(jìn)制數(shù)據(jù)，并控制FPGA 的工作；二是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)）；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。此時(shí)的相位絕對(duì)誤差為 176。 兩個(gè)設(shè)計(jì)方案的 比較 上述所提出的以 MCU 為核心的系統(tǒng)可以實(shí)現(xiàn)對(duì)頻率的測(cè)量和對(duì)相位差的測(cè)量。 （ 2） MCU 的工作情況 MCU 要從 FPGA 中獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19位無(wú)符號(hào)二進(jìn)制數(shù)。 并且， A、 B是兩個(gè)頻率相同但是有相位差的矩形波。 系統(tǒng)主程序是一個(gè)順序執(zhí)行的循環(huán)程序， 其流程 圖如圖 24所示。 我們讓定時(shí)器 /計(jì)數(shù)器工作在定時(shí)工作方式，其計(jì)數(shù)器對(duì)內(nèi)部機(jī) 器周期進(jìn)行加 1 計(jì)數(shù)，而定時(shí)器 /計(jì)數(shù)器的工作啟動(dòng)、停止則采用外部硬件控制。 （ 2） 測(cè)周期的方法測(cè)量信號(hào)頻率 對(duì)信號(hào) Ⅰ 進(jìn)行二分頻，分頻后高電平的寬度正好對(duì)應(yīng)信號(hào) Ⅰ 的周期，我們將此高電平信號(hào)作為 MCU 內(nèi)部定時(shí)器的硬件啟動(dòng) /停止信號(hào)，便可測(cè)得周期 T ，再由公式 Tf 1? ，計(jì)算得到頻率 f 。 我們知道， MCU 應(yīng)用系統(tǒng)一般能較好地實(shí)現(xiàn)各種不同的測(cè)量和控制功能，但有的時(shí)候卻達(dá)不到設(shè)計(jì)要求的技術(shù)指標(biāo)。 。總之，單片機(jī)將向高 性能、高可靠性、低電壓、低功耗、低噪音、低成本的方向發(fā)展 [1]。 相位的數(shù)字測(cè)量方法基本分為硬件電路測(cè)量和 A/D 采樣后利用軟件計(jì)算兩種。因此，如何準(zhǔn)確可靠地測(cè)量相位差是值得研究的課題 [1]。 該設(shè)計(jì) 采用單片機(jī)與 FPGA 相結(jié)合的電路實(shí)現(xiàn)方案 ,很好地發(fā)揮了 FPGA 的 運(yùn)算速度快、資源豐富、編程方便的特點(diǎn) ,并利用了單片機(jī)的較強(qiáng)運(yùn)算、控制功能 ,使得整個(gè)系統(tǒng)模塊化、硬件電路簡(jiǎn)單、使用操作方便 。 文章主要介紹設(shè)計(jì)方 案的論證、系統(tǒng)硬件和軟件的設(shè)計(jì) ,給出了詳細(xì)的系統(tǒng)硬件電路圖和系統(tǒng)軟件主程序流程圖 。 相位測(cè)量?jī)x的用途極為廣泛，可以測(cè)量?jī)呻妷?、兩電流及電壓電流之間的相位，是電力部門、工廠和礦山、石油化工、冶金系統(tǒng)正確把握電力使用情況的理想儀表。硬件法測(cè)量由于電路結(jié)構(gòu)比較復(fù)雜、易受外界干擾影響以及準(zhǔn)確度較差的缺點(diǎn)，限制了它的進(jìn)一步發(fā)展。 現(xiàn)在 采用單片機(jī) 與 FPGA 相結(jié)合的電路實(shí)現(xiàn)方案 ,很好地發(fā)揮了 FPGA 運(yùn)算速度快、資源豐富、編程方便的特點(diǎn) ,并利用了單片機(jī)較強(qiáng)的運(yùn)算、控制功能 ,使得整個(gè)系統(tǒng)模塊化、硬件電路簡(jiǎn)單、使用操作方便 。 數(shù)字顯示 相位測(cè)量 A 輸入 B輸入 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 4 2 設(shè)計(jì)方案論證 從功能 角度來(lái)看，相位測(cè)量?jī)x要完成信號(hào)頻率的測(cè)量和相位差的測(cè)量。而 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠， 工作速度快， 可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn) ，往往能滿足一些設(shè)計(jì)要求比較高的技術(shù)指標(biāo)。 在對(duì)相位差進(jìn)行測(cè)量時(shí)，我們采用的是測(cè)量信號(hào) Ⅰ 、 Ⅱ 相位差所對(duì)應(yīng)的時(shí)間差 ?T ，再根據(jù)公式 ??? T? （ 21） 通過(guò)計(jì)算求出相位差 θ 。 該方案實(shí)現(xiàn)的電路圖如圖 23所示，該電路由整形電路、門電路、單片機(jī)等部分組成，由定時(shí)器 /計(jì)數(shù)器 0T 、 1T 分別測(cè)量周期和時(shí)間差。子程序SUB1 完成的功能是：執(zhí)行 3 次測(cè)量時(shí)間差和周期，并保存到內(nèi)存中，子程序 SUB1的流程圖如圖 25所示。信號(hào) A、 B 進(jìn)入 FPGA 后，經(jīng)過(guò)其處理獲得以二進(jìn)制形式表示的信號(hào)頻率以及相位差所對(duì)應(yīng)的時(shí)間差。一種是被測(cè)信號(hào)周期 T 所對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)（單位是 s? ）；另一種是兩個(gè)待測(cè)信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差 ?T （單位是 s? ）。但是，該系統(tǒng)不一定該設(shè)計(jì)所要求的技術(shù)指標(biāo)。 ，其計(jì)算過(guò)程如下： ??? ??? :136 0:50 ss （ 22） 由公式（ 22）可以推導(dǎo)出 ??????? )1360( ss ??? （ 23） 同理，若外接晶振為 24MHZ 時(shí)，相位差絕對(duì)誤差為 ??? ? 。 這種設(shè) 計(jì)方案發(fā)揮了 單片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)，同時(shí)也充分的利用了FPGA 數(shù)據(jù)采樣速度快、資源豐富的特點(diǎn)。 我們知道，通常情況下，輸入信號(hào)往往會(huì)含有干擾，這樣 單門限電壓比較器的整 形電路整形就不太準(zhǔn)確。電路中使用兩個(gè)施密特觸發(fā)器對(duì)兩路被測(cè)輸入信號(hào)進(jìn)行整行，在圖中，比較器LM339 連接成施密特觸發(fā)器的形式，為了保證輸入電路在相位差測(cè)量的時(shí)候不會(huì)有誤差，必須保證兩個(gè)施密特觸發(fā)器的兩個(gè)門限電平對(duì)應(yīng)相等， 這可以通過(guò)調(diào)節(jié)電位器 8R 來(lái)使得兩個(gè)施密特觸發(fā)器的門限 電平對(duì)應(yīng)相等 [3]。 4. 時(shí)鐘鎖定和時(shí)鐘自舉 該器件為設(shè)計(jì)人員提供了可供選擇的時(shí)鐘鎖定（ clock lock）和時(shí)鐘自舉(clock boost)電路。 FPGA 的時(shí)鐘信號(hào) clk 采用 40MHZ 四引腳石英晶體多謝振蕩器信號(hào)源，由 FPGA 內(nèi)部的分頻模塊對(duì) 40MHZ 信號(hào)進(jìn)行四分頻，得到 10MHZ 的數(shù)據(jù)采樣時(shí)標(biāo)信號(hào)，采樣周期為 S。除此之外，在設(shè)計(jì)中還要用到單片機(jī)的串口 UART，將待顯示的信息送給顯示模塊顯示。按下按鍵 S，電源對(duì) C充電，使 RESET端快速達(dá)到高電平，松開(kāi)按鍵， C向芯片的內(nèi)阻放電，恢復(fù)為低電平，從而使單片機(jī)可靠復(fù)位。 P0口為雙向 8位 三態(tài) I/OXX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 19 口，它既可作為通用 I/O 口，又可作為外部擴(kuò)展時(shí)的數(shù)據(jù)總線及低 8位地址總線的分時(shí)復(fù)用口。 它與地址總線高 8 位復(fù)用，一般作為外部擴(kuò)展時(shí)的高 8位地址總線使用。這種顯示方式的優(yōu)點(diǎn)是 占用機(jī)時(shí)少，顯示穩(wěn)定可靠 [4]。 表 33 共陰極 LED 數(shù)碼管的段碼表 顯示數(shù)碼 0 1 2 3 4 5 6 7 8 9 段碼 3FH 06H 5BH 4FH 66H 6DH 7DH 07H 7FH 6FH 顯示數(shù)碼 A B C D E F . 熄滅 段碼 77H 7CH 39H 5EH 79H 7EH 40H 80H 00H XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 20 4 系統(tǒng) 軟件設(shè)計(jì) 系統(tǒng)的軟件設(shè)計(jì)包括 FPGA 的 Verilog HDL 程序設(shè)計(jì)以及 MCU 的匯編語(yǔ)言程序設(shè)計(jì)。 其主要模塊有： 1. 對(duì)輸入的 40MHZ 時(shí)鐘脈沖進(jìn)行四分頻，得到我們所需要的 10MHZ 信號(hào)。end else if (reset) begin q=0。 always(posedge clk) begin if (reset) out=0。 always (posedge cp or posedge en) begin if(en) out_data=0。 input [1:0] dsel,fen。 開(kāi) 始系 統(tǒng) 初 始 化從 F P G A 讀 取 周 期 和 時(shí) 間 差 數(shù) 據(jù)計(jì) 算 頻 率 和 相 位 差鍵 盤 處 理送 數(shù) 顯 示 圖 47 主程序流程圖 讀取數(shù)據(jù)流程 單片機(jī)從 FPGA 中讀取兩種數(shù)據(jù)：一種是待測(cè)信號(hào)的周期 T，另一種是待測(cè)信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差 ?T ，它們都是 19 位 無(wú)符號(hào)的二進(jìn)制數(shù)據(jù)。該程序的流程框圖如圖 412 所示。在此期間， XXX 老師給我了很多的寶貴意見(jiàn)和建議， 無(wú)論是材料的搜集，論文的撰寫(xiě)、修改和最后的定稿都傾注了劉老師的心血。 我發(fā)自內(nèi)心的感謝她在學(xué)業(yè)指導(dǎo)及各方面所給予我的幫助，并且十分慶幸自己能夠在人生的這個(gè)重要階段遇到了她。該設(shè)計(jì)充分地利用了 FPGA的高集成度、豐富的 I/O 口資源、可現(xiàn)場(chǎng)在線編程、系統(tǒng)穩(wěn)定可靠等優(yōu)點(diǎn)；而且，單片機(jī)具有很好的運(yùn)算處理控制能力。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 26 入 口發(fā) 送 周 期 選 通 信 號(hào) f e n = 1 、 d s e l = 0讀 入 周 期 數(shù) 據(jù) 并 存 入 緩 沖 區(qū)禁 止 F P G A 釋 放 數(shù) 據(jù) f e n = 0發(fā) 送 時(shí) 間 差 選 通 信 號(hào) f e n = 1 、 d s e l = 1讀 入 時(shí) 間 差 數(shù) 據(jù) 并 存 入 緩 存 區(qū)禁 止 F P G A 釋 放 數(shù) 據(jù) f e n = 0出 口 圖 48 讀取周期、時(shí)間差數(shù)據(jù)的流程圖 計(jì)算頻率流程 MCU 從 FPGA 讀取信號(hào)的周期數(shù)據(jù)后，按照公式 Tf /10 00 000 0? 計(jì)算信號(hào)的頻率，單位是 HZ，其流程圖如圖 49所示。 always (dataa or datab or dsel or fen) begin if(fen=1) when (dsel=0) data=dataa。 end endmodule 5. 利用一個(gè)二選一數(shù)據(jù)選擇器完成有選擇的將數(shù)據(jù) dataa 或 datab 送到 FPGA的輸出端 data。 end endmodule 4. 利用兩個(gè) 19位寄存器分別存放得到的待測(cè)信號(hào)的周期數(shù)據(jù) dataa和相位差對(duì)應(yīng)的時(shí)間差數(shù) 據(jù) datab，以便二選一數(shù)據(jù)選擇器進(jìn)行數(shù)據(jù)調(diào)用。end end endmodule 3