【正文】 感謝我的同學 們 ，在論文的 寫作 過程中給予我了很多 關心 ， 并且 在論文的撰寫和排版過程中 給予 熱情的幫助。 23 參考文獻 [1]岑光 .基于 FPGA 的 FIR 數(shù)字濾波器研究與設計 [C]，西安電子科技大學， 2021. [2]鄭君里 .信號于系統(tǒng) (第三版） [M]，高等教育出版社， 2021. [3]管致中 .信號于線性系統(tǒng)（第 4 版） M]．高等教育出版社． 2021． [4]羅韓君，劉明偉，王成 .基于 DSP Builder 的 FIR 濾波器設計與實現(xiàn) .《微計算機信息》 (嵌入式與 SOC)2021(25) :2930. [5]屈星，唐寧，舒等 .基于 FPGA 的 IIR 數(shù)字濾波器的設計與仿真 [J].計算機仿真， 2021，26（ 8）： 304307. [6]于亞萍，劉源，衛(wèi)勇 .利用改進 DA 算法 FIR 濾波器的仿真與實現(xiàn) [J].計算機工程與應用，2021， 47（ 27). [7]楊大柱 .Matlab 環(huán)境下 F I R 濾波器的設計與仿真 .電子技術應用 [J],2021(9): 101103. [8]Vinay MATLAB 實現(xiàn) [M]，電子工業(yè)出版 社，1998. [9]趙文亮，蔣冰 . 基于 FPGA 的高階高速 FIR 濾波器設計與實現(xiàn) [J]. 中國有線電視， 2021，(3):329334. [10]劉建成，鄒應全，徐偉 .基于 FPGA 的 FIR 濾波器設計與仿真 [J].南京信息工程大學學報：自然科學版， 2021， 2（ 5）： 400404. [11]潘松 . SOPC 技術實用教程 [M].北京：清華大學出版社， 2021. [12]Altera Device Package Information Data Sheet . Altera 公司 . [13]毛超，宋培 林 .數(shù)字低頻濾波器的設計與仿真 [J].電腦與電信 , 2021(05)： 7072 . [14]朱繼洪，黃隆勝，周文誼 .基于 MATLAB 的 FIR 數(shù)字濾波器設計實現(xiàn) [J]. 科技廣場 , 2021(11)： 225227. [15]YONG LIAN， A MODIFIED FREQUENCYRESPONSE MASKING STRUCTURE FOR HIGHSPEED FPGA IMPLEMENTATION OF SHARP FIR FILTERS， Journal of Circuits, Systems, and ComputersVol. 12， No. 5 (2021) 643– 654. [16]田莎莎 .FIR 數(shù)字濾波器的 FPGA 最佳實現(xiàn)方法研究 [C]. 中南民族大學， 2021. 24 致謝 歷時將近 半年 時間這篇論文終于寫完 了 ，在論文的寫作過程中遇到了 大量 的困難和障礙，都在老師和 同學的幫助下度過了。解決方案就是如上文所說的那樣將濾波器的輸入端的位數(shù)改為 9 位 Signed inter，最高位設置為 0。在看了很多文獻，以及多次試驗后發(fā)現(xiàn) AD/DA的位數(shù)以及速度是根據(jù)濾波器的階數(shù)和截止頻率的要求來決定的。最后安裝這些軟件時全部都必須是默認路徑。 剛開始拿到這個畢業(yè)設計題時我覺得這將會是一個很好做的課題，但很快設計過程中一個接著一個的難題徹底糾正了我的想法?；匚断逻@段日子的經歷和感受，我感慨萬千，這次畢業(yè)設計的過程中我擁有了無數(shù)難忘的回憶以及在專業(yè)上巨大的收獲。 AD_clk為 AD 芯片提供時鐘信號， OUTPUT[7..0]為濾波器的輸出接入 DA 芯片。甚至可以說大大超出了本例中的要求，但更具上述 AD/DA 的價格與同類器件以及性能更低的器件對比，上述AD/DA 價格最低，性能最好所以選擇上 述器件。衰減以后，輸入范圍滿足 AD 芯片的輸入范圍（ 0~2V）。由于 AD/DA 功能模塊的制作在本例中并非是研究重點所以選擇直接使用市場上成熟的模塊。轉換完成后，在“ Messages”信息提示框中會顯示。上圖和下圖相比較通帶幅值減少了兩倍，這一幅值損失無法在 DSPbuilder 模型中彌補，所以會在 DA 輸出端增加一個放大器來解決。 16 圖 14 FIR 濾波器 DSPbuilder 模型 對 Chirp Signal 進行設置，如下圖： 圖 15 Chirp Signal 設置窗口 17 Initial frequency(起始頻率 )設置為 ， Target time（ 目標時間 ）設置為 4000， Frequency at target time（目標時間內的頻率）設置為 1。即完成了如下公式 1111 )19()18()1()0()( ???? ????? zhzhzhzhzH ?? （ 43） 將所得到的濾波系 數(shù)對稱的填入 20 個常數(shù)端口，自此 20 階 FIR 低通濾波器在DSPbuilder 上的模型搭建完畢 。 Delay 選擇延遲為 1， AltBus（ input）選擇 9 位輸入， AltBus9（ output）選擇 9 位輸出， AltBus10（ output）選擇 20 位輸出。輸出信號 out1 設置為20 位有符號整型。 圖 11 在 Matlab中建立一個新的 MDL模型文件 眾所周知在 DSPbuilder中搭建的模型其實就是用延時器、加法器以及乘法器等Simulink中的器件將 20階 FIR低通濾波器的 系統(tǒng)函數(shù)表示出來，即將式 （ 310）表示出來。 所以顯然濾波器的輸入端的位數(shù)不能使 8位，本例中輸入端設置為 9位的有符號整形并將最高位的符號位設置為 0，簡單有效的解決了 AD和 FIR濾波器輸入比配的問題。 圖 9 FIR濾波器的系數(shù) 從 20階的低通 FIR濾波器其系統(tǒng)函數(shù)可以表示為： 1111 )19()18()1()0()( ???? ????? zhzhzhzhzH ?? （ 41） 上面所求得的系數(shù)就是上式中的 )(nh ，但 顯然 Matlab 自動生成的系數(shù)都是小數(shù)，無法直接使用。本例的設計要求為 20階的低通 FIR 濾波器，截止頻率： 4kHz；通帶最大 衰減 1dB；阻帶最小衰減50dB； 50dB。由于本 系統(tǒng)的設計指標為：設計一個 20階的低通 FIR 濾波器，截止頻率： 4Hz；通帶最大衰減 1dB；阻帶最小衰減 50dB； 7kHz處衰減為 50dB。 QuartusⅡ中完成 AD/DA 驅動模塊，完成頂層文件編譯下載到 FPGA 中完成 FIR 濾波器的設計。 Matlab 中建立一個 新的 MDL 模型文件，使用 DSPbuilder 建立 20 階濾波器的模型，將量化取整后的濾波系數(shù)填入模型中完成濾波器并進行仿真。 表 1 常用的窗函數(shù) 20 階 FIR 濾波器原理模型 對本系統(tǒng)的設計指標為：設計一個 20階的低通 FIR 濾波器，截止頻率： 4kHz；通帶最大衰減 1dB；阻帶最小衰減 50dB； 50dB。 圖 1 直接型 FIR 數(shù)字濾波器 FIR 數(shù)字濾波器設計方法的基礎就是要求所設計的濾波器頻率響應逼近性能指標要求的頻率響應 ,FIR 數(shù)字濾波器設計方法之中 較 常用的設計方法是窗函數(shù)設計法。 FIR 數(shù)字濾波器有級聯(lián)型、直接型、快速卷積型和頻率抽樣型等四種基本結構。 5 第三章 FIR 濾波器設計原理 FIR 濾波器的數(shù)學原理 假 設 FIR 濾波器的單位沖激響應 )(nh 的長度等于 N，則濾波器的系統(tǒng)函數(shù)為： ????? 10 )()(NnnznhnH （ 31） 只要濾波器 的單位函數(shù)響應的波形關于 21?N 呈偶對稱，即 )1()( nNhnh ??? （ 32） 則此濾波器必定滿足線性相位條件。 DSP 器件， DSP 集成了許多專用函數(shù)，設計數(shù)字濾波器相對簡單方便，其應用也最為廣泛， DSP 器件性能也不斷提高，但在某些要求實時性、高速處理場合則受到很大限制 [5]。 FIR 數(shù)字濾波器可以分為 兩種實現(xiàn)方法 ,軟件和硬件的實現(xiàn)。有限長單位沖激響應濾波器是 數(shù)字信號 處理系統(tǒng)中最基本的元件 之一 ，它可以在保證任意幅頻特性的同時 又 具有 非常 嚴格的線性相頻特性， 并且 其單位抽樣響應是有限長的，因 此 FIR 濾波器是穩(wěn)定的系統(tǒng)。特點是隨著階數(shù)的增加，濾波器過渡帶越來越窄，也即矩形系數(shù)越來越小。隨著超大規(guī)模集成電路高速發(fā)展，數(shù)字技術和計算機數(shù)據(jù)處理容量和速度的不斷