【正文】 END PROCESS。 WHEN 1000=sm=1111111。 WHEN 0100=sm=1100110。 PROCESS (q_s) IS BEGIN CASE q_s IS WHEN0000=sm=0111111。 else q_s=pp22。 ELSIF tmp=3 THEN q_s=pp00。 ELSIF tmp=1 THEN q_s=tmp2。 END IF。 PROCESS (ck) IS BEGIN IF (ck39。 signal q_s: STD_LOGIC_VECTOR (3 DOWNTO 0)。 END COMPONENT JFQ 。 COMPONENT jfq IS PORT(RST: IN STD_LOGIC。 TA,TB:IN STD_LOGIC。 A1,B1,C1,D1: OUT STD_LOGIC。 sm: OUT STD_LOGIC_VECTOR (6 DOWNTO 0))。 ck,clk,en,ldn,add,rst,clr: IN STD_LOGIC。 19 圖 計(jì)時(shí)模塊（ jsq） 仿真波形 第四節(jié)： 整體設(shè)計(jì) LIBRARY IEEE。 qa=tmpa。 ELSE tmpa:=tmpa1。 THEN IF tmpa=0000 THEN tmpa:=1001。 THEN tmpa:=da。event and clk=39。139。 END PROCESS。 THEN db=db+39。139。 db=0000。 Signal db: STD_LOGIC_VECTOR (3 DOWNTO 0)。 18 Qa: OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 USE 。 END IF。PP1=DD1。 DD2= points_D2。139。 END IF。PP0=CC0。CC1= points_C1。 IF POINTS_C2=1001THEN POINTS_C2:=0000。PP1=BB1。 BB2= points_B2。139。 END IF。AA0=0000。 ELSE POINTS_A1:=POINTS_A1+39。 IF POINTS_A2=1001THEN POINTS_A2:=0000。POINTS_C1:=0000。POINTS_A1:=0000。139。 VARIABLE points_c2,points_c1: STD_LOGIC_VECTOR (3 DOWNTO 0)。 ARCHITECTURE art OF jfq IS SIGNAL aa2,aa1,aa0,bb2,bb1,bb0: STD_LOGIC_VECTOR (3 DOWNTO 0)。 add:IN STD_LOGIC。 15 圖 搶答鑒別仿真波形 第二節(jié)： 記時(shí) 功能 LIBRARY IEEE。states=w4。C1=39。) THEN A1=39。 and C=39。 ELSIF (A=39。139。039。139。039。D1=39。B1=39。 and D=39。 and B=39。039。039。039。039。 THEN states=0000。 constant w3: STD_LOGIC_VECTOR:=0100。 states: OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 USE 。 u3: jsq PORT map(clr=clrsj,ldn=ldn,en=en,clk=clk,ta=ta,tb=tb,qa=out3,qb=out4)。 END COMPONENT JFQ 。 COMPONENT jfq IS PORT(RST: IN STD_LOGIC。 END COMPONENT JSQ。 COMPONENT jsq IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 A, B, C, D: IN STD_LOGIC。 out4 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 ta,tb : IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 USE 。 END CASE。 6 WHEN 0111=DOUT7=1110000。 2 WHEN 0011=DOUT7=1111001。 END YMQ。 USE 。 ELSIF chos=0000 then out1=0000。 IF chos=0001 then out1=POINTS_a0。 ELSE POINTS_D0:=POINTS_D0+1。 ELSIF CHOS=0011 THEN IF POINTS_C0=1001 THEN POINTS_C0:=0000。 END IF。 POINTS_C0:=0000。) THEN IF RST=39。 VARIABLE POINTS_D0: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JFQ 。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。因此，本設(shè)計(jì)采用 IF 語(yǔ)句從低往高判斷是否有進(jìn)位，以采取響應(yīng)的操作，既減少了接口，又簡(jiǎn)化了設(shè)計(jì)。 END ARCHITECTURE ART。 END IF。 7 END IF。139。139。 清零，倒計(jì)時(shí) 60 秒 ELSIF CLK39。 BEGIN IF CLR=39。 ge wei QB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 USE 。 圖 搶答鑒別模塊 （ QDJB） 仿真波形 6 C LRABCDA1B1C1D1ST AT ES [ 3. . 0]QD J Bins t 圖 搶答鑒別模塊 （ QDJB） 框圖 第三節(jié)： 計(jì)時(shí)模塊 計(jì)時(shí)模塊 JSQ 本系統(tǒng)的計(jì)時(shí)器電路既有計(jì)時(shí)初始值的預(yù)置功能，又有 減計(jì)數(shù)功能。c1=c_1。 STATES =0100。 ELSIF d=39。139。 then b_1=39。139。 then null。 or c_1=39。清零 ELSIF a_1=39。c_1=39。 a_1=39。 ARCHITECTURE ART OF QDJB IS signal a_1,b_1,c_1,d_1: STD_LOGIC。 A, B, C, D: IN STD_LOGIC。 第二節(jié)： 搶答鑒別模塊 搶答鑒別模塊 QDJB 各組 的搶答輸入信號(hào) A B C D 的排列組合在理論上應(yīng)該有 16 種可能情況，但實(shí)際上由于芯片的反應(yīng)速度快到一定的程度時(shí)，兩組以上同時(shí)搶答成功的可能性很小，所以設(shè)計(jì)時(shí)可只考慮 A B C D 分別搶答成功的四種情況。 4 第二 章 搶答 器各模塊的設(shè)計(jì)與實(shí)現(xiàn) 第一節(jié)： 系統(tǒng)結(jié)構(gòu)分析 模塊分析： 根據(jù)搶答器的功能要求，可以得出下圖所示的模塊結(jié)構(gòu)圖。 設(shè)計(jì)分析與設(shè)計(jì)思路： 1） 搶答器同時(shí)供 4 名選手或 4 個(gè)代表隊(duì)比賽，搶答按鈕分別用 A B C D 表示， A B C D 為高電平則表示相應(yīng)的按鈕被按下。 2） 第一搶答信號(hào)的鑒別和鎖存功能。 江西理工大學(xué)應(yīng)用科學(xué)學(xué)院 SOPC/EDA 綜合課程設(shè)計(jì)報(bào)告 設(shè)計(jì)題目： 智能搶答器 設(shè) 計(jì) 者： 羅庭 學(xué) 號(hào)： 26 班 級(jí)： 測(cè)控 071 指導(dǎo)老師： 王忠鋒 完成時(shí)間： 2020 年 1 月 23 日 設(shè)計(jì)報(bào)告 綜合測(cè)試 總評(píng) 格式 （ 10） 內(nèi)容 (40) 圖表 （ 10） 答辯 （ 20） 平時(shí) （ 20） 2 目錄 第一章 ............................................................................................................................. 3 智能搶答器設(shè)計(jì) ...........