【正文】 元件的故障表：對(duì)應(yīng)于元件的測試輸入向量在元件的輸出端所能檢測出的故障集 ? 并發(fā)式故障模擬 故障定位 ?通過故障模擬獲得故障辭典（測試輸入向量集所能測出的故障集以及各測試輸入相應(yīng)各故障的輸出響應(yīng)向量） 用 aij表示第 i個(gè)測試向量對(duì)第 j個(gè)故障測試在某一輸出端的響應(yīng)值， aij=1表示第 j個(gè)故障可被第 i個(gè)測試向量測出，aij=0則表示不能被測出。 測試向量生成 ?概念：考慮在保證向量產(chǎn)生時(shí)間的情況下，產(chǎn)生最少或較少的一組輸入信號(hào)用于測試，同時(shí)盡量達(dá)到最大的故障覆蓋率。 求解基本量： ?,N,P,Tn,Tp,T ? 偏微分方程 ， 進(jìn)行離散化 ， 網(wǎng)格劃分 （ 影響精度和速度 ） 。 ? 作用與特點(diǎn)：主要用于保證進(jìn)行電路功能和性能驗(yàn)證之前避免物理設(shè)計(jì)錯(cuò)誤。 3. 用 SPICE模擬軟件模擬一個(gè) E/D NMOS反相器的直流輸出特性，請(qǐng)寫出相應(yīng)的輸入文件。 噪聲分析和失真分析 ? 瞬態(tài)分析 (.TRAN)：以時(shí)間為變量，輸入加隨時(shí)間變化的信號(hào)，計(jì)算輸出和其節(jié)點(diǎn)電壓或支路電流的瞬態(tài)值。 如果強(qiáng)度相等信號(hào)值不同，線連點(diǎn)強(qiáng)度不變，信號(hào)值未知。 開始激活所有進(jìn)程讀入激勵(lì)信號(hào)記入全局事件表產(chǎn)生新的信號(hào)事件記入事件表；時(shí)間等待事件記入事件表；進(jìn)程掛起當(dāng)前時(shí)刻所有激活進(jìn)程模擬完？增加事件最小時(shí)間間隔否施加新的輸入信號(hào)根據(jù)全局事件表更新相應(yīng)的信號(hào)執(zhí)行被激活的進(jìn)程否存在被激活的進(jìn)程？是無全局 事件表空？是是用戶：語言輸入，模擬器模擬 綜合 ? 概念：從設(shè)計(jì)的高層次向低層次轉(zhuǎn)換的過程，是一種自動(dòng)設(shè)計(jì)的過程 一種專家系統(tǒng) ? 分類： ? 系統(tǒng)級(jí)綜合 ? 高級(jí)綜合 ? RTL級(jí)綜合：行為綜合（軟件： Synopsys， Ambit） ? 邏輯綜合 ? 物理綜合（邏輯圖或電路圖到版圖，嚴(yán)格說應(yīng)該是同級(jí)驅(qū)動(dòng)） 高級(jí)綜合 ? 設(shè)計(jì)的算法級(jí)描述轉(zhuǎn)換為 RTL級(jí)描述 ? 核心：分配（ ALLOCATION） 和調(diào)度（ SCHEDULING） ? 分配：給定性能、面積 /功耗條件下，確定硬件資源：執(zhí)行單元、存儲(chǔ)器、控制器、總線等，產(chǎn)生數(shù)據(jù)通道 ? 調(diào)度：確定這些結(jié)構(gòu)的操作次序 ?根據(jù)控制流圖和調(diào)度中產(chǎn)生的狀態(tài)信息，利用傳統(tǒng)的 RTL/邏輯綜合技術(shù)綜合出控制器部分 ?目標(biāo)：找到代價(jià)最小的硬件結(jié)構(gòu)，使性能最佳 ?綜合過程： 輸入的行為描述編譯 中間數(shù)據(jù)結(jié)構(gòu) 數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng) 數(shù)據(jù)通道和控制部分（ RTL級(jí)網(wǎng)表） 模擬驗(yàn)證 RTL兩級(jí)工藝映射 工藝相關(guān)的結(jié)構(gòu) 邏輯圖自動(dòng)生成 邏輯圖 模擬驗(yàn)證 綜合系統(tǒng)組成：編譯器、模擬器、數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng)、工藝映射系統(tǒng)邏輯圖自動(dòng)生成系統(tǒng) ? 工藝映射：已知工藝無關(guān)的結(jié)構(gòu)描述、目標(biāo)工藝及一組設(shè)計(jì)約束，在滿足設(shè)計(jì)約束條件下，在物理域上實(shí)現(xiàn)同一層次的結(jié)構(gòu)描述。 End parts。 End For。 u2: half_adder PORT MAP (c_in,b,sum,c)。 sum, carry : OUT Std_logic)。 ?元件配置 元件例化語句生成例元引用的是元件，不是實(shí)體，實(shí)體結(jié)構(gòu)中的例元應(yīng)該同實(shí)在的實(shí)體設(shè)計(jì)相對(duì)應(yīng)，進(jìn)行元件配置，指出使用的實(shí)體和結(jié)構(gòu)體 FOR 元件標(biāo)號(hào) : 元件名 USE ENTITY 庫名 .實(shí)體名 （結(jié)構(gòu)名） 標(biāo)號(hào)例元所引用的元件對(duì)應(yīng)于某指定庫的某實(shí)體和某結(jié)構(gòu)體 Architecture structural_view OF full_adder IS Component half_adder PORT (in1,in2 : IN Std_logic。 end ponent。信號(hào)的狀態(tài)可能影響與信號(hào)相關(guān)的進(jìn)程的狀態(tài) ?信號(hào)賦值： ? 模擬周期：在時(shí)刻 t， 從 一些信號(hào)更新、若干進(jìn)程被激活到進(jìn)程被掛起 ? 信號(hào)在一個(gè)模擬周期完成求值，延遲 td后更新值， td是信號(hào)延遲，也稱 DELTA延遲，在同一模擬時(shí) 刻，發(fā)生 t, t+td ， t+2td， …. 多個(gè)模擬周期 ? 進(jìn)程并行： 每個(gè)進(jìn)程僅在滿足一定條件的某個(gè)時(shí)刻被激活，同一時(shí)刻可以有多個(gè)進(jìn)程被激活 對(duì)于串行機(jī)，模擬時(shí)鐘在每個(gè)時(shí)刻停下，直到每個(gè)時(shí)刻被激活進(jìn)程全被處理完 ?延遲描述：反映時(shí)序，建立精確的電路硬件模型 ? 什么是延遲？ ? 傳輸延遲 ? 慣性延遲： 輸入信號(hào)在指定延遲時(shí)間內(nèi)保持不變，元件的輸出端才有響應(yīng)。E ND P R OCE SS count_u p 。Va l( count_v al ue/2) A FT E R tpd。BE GI N IF c lock=39。 元件引用，生成例元 (標(biāo)號(hào)：元件名 端口映射 ) U2: AND2 port map(A,B,CO)。 end ponent。 Architecture behavioral of half _adder is 數(shù)據(jù)流描述，未涉及具體結(jié)構(gòu) begin SUM =A+B。 CO = A and B。 EN D I F 。q1 = bit39。EN D E N T I T Y c oun t；A RCH I TE CTU RE a r c h o f c oun t I S c oun t實(shí)體的結(jié)構(gòu)體B EG I N c oun t_up : PROCESS(c loc k) 進(jìn)程體 c oun t_upV A R I A B L E c oun t_va lue : N a tur a l : = 0。 ? 各設(shè)計(jì)階段相互聯(lián)系 ，例如，寄存器傳輸級(jí)描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動(dòng)版圖設(shè)計(jì)的輸入，版圖設(shè)計(jì)的結(jié)果則是版圖驗(yàn)證的輸入。 ? ICCAD系統(tǒng)介入了包括系統(tǒng)功能設(shè)計(jì)、邏輯和電路設(shè)計(jì)以及版圖設(shè)計(jì)等在內(nèi)的集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié) 主要內(nèi)容 ?系統(tǒng)描述及模擬 ? 綜合 ? 邏輯模擬 ? 電路模擬 ? 時(shí)序分析 ? 版圖設(shè)計(jì)的 CAD工具 ? 計(jì)算機(jī)輔助測試技術(shù) ? 器件模擬和工藝模擬 系統(tǒng)描述與模擬： VHDL語言及模擬 ? VHDL語言出現(xiàn)背景 一種硬件描述語言 （ hardware description language） 廣義地說 ， 描述電子實(shí)體的語言：邏輯圖 ， 電路圖 大規(guī)模電路 的出現(xiàn) : 邏輯圖 、 布爾方程不太適用 需要在更高層次上描述系統(tǒng) 出現(xiàn)多種 HDL語言 ， 為便于信息交換和維護(hù) ， 出現(xiàn)工業(yè)標(biāo)準(zhǔn) ?通常指高層設(shè)計(jì)階段描述硬件 ?HDL語言的特點(diǎn) ? 抽象地進(jìn)行行為描述 ? 結(jié)構(gòu)化語言：可以描述電子實(shí)體的結(jié)構(gòu) ? 多層次混合描述 ? 既可被模擬，又可被綜合 ?能提供 VHDL模擬器的公司： Cadence、 Mentor Graphics、 Viewlogic、 Synopsys等大型 EDA公司和CLSI、 ModelTechnology、 Vantage等專門公司 ? Verilog VHDL語言 ? 基本概念：描述硬件電路，可以抽象地表示電路的行為和結(jié)構(gòu)（完成什么功能，怎樣組成） ?作用： ? 對(duì) IC設(shè)計(jì)，支持從系統(tǒng)級(jí)到門和器件級(jí)的電路描述，并具有在不同設(shè)計(jì)層次上的模擬驗(yàn)證機(jī)制 ? 可作為綜合軟件的輸入語言，支持電路描述由高層向低層的轉(zhuǎn)換 ? 建模機(jī)制、模擬算法、模擬環(huán)境 建模機(jī)制 ?基本結(jié)構(gòu) ? 行為描述 ? 結(jié)構(gòu)描述 VHDL語言的建模機(jī)制 —— 基本結(jié)構(gòu) 一個(gè)硬件單元在 VHDL中看作一個(gè)設(shè)計(jì)實(shí)體 ? 實(shí)體外觀 ? 實(shí)體說明 ： 實(shí)體命名，實(shí)體與外部環(huán)境的接口描述， 未涉及其內(nèi)部行為及結(jié)構(gòu) ? 實(shí)體功能 ? 在 結(jié)構(gòu)體 中實(shí)現(xiàn) 結(jié)構(gòu)體：實(shí)體的輸入 輸出關(guān)系，實(shí)體的結(jié)構(gòu)和行為描述 對(duì)應(yīng)一個(gè)實(shí)體說明可以有多個(gè)結(jié)構(gòu)體 ， 不同的實(shí)現(xiàn)方案 EN T I TY c oun t I S 設(shè)計(jì)實(shí)體 c oun t G EN ER I C ( tpd : T ime := 10n s) 。B EG I N I F c lo c k= 39。Va l( c oun t_va lue /2) A F TE R tpd。EN D PROCESS c oun t_up 。 wait on A,B。 CO = A and B。 ponent AND2 port( I1: in std_logic I2: in std_logic O1: out_ std_logic )。 end behavioral。139。q0 = bit39。E ND ARCH I T E CT URE ar ch 。 進(jìn)程為行為的基本單元 信號(hào)作為系統(tǒng)進(jìn)程之間的數(shù)據(jù)通路 各進(jìn)程并行執(zhí)行 VHDL語言的建模機(jī)制 —— 結(jié)構(gòu)描述 ?結(jié)構(gòu)描述：若干部件用信號(hào)線互連形成一個(gè)實(shí)體 ?部件：對(duì)某元件的調(diào)用（例元） 一個(gè)結(jié)構(gòu)體由若干例元互連而成 ? 元件：某個(gè)實(shí)體的某種結(jié)構(gòu)，只有外觀說明（元件說明語句） 一個(gè)元件說明，代表一種類型的元件，是一個(gè)符號(hào) ? 元件調(diào)用：元件例化語句 例元標(biāo)號(hào) : 元件名 外觀映射表 ?結(jié)構(gòu)描述中的信號(hào)：連接例元，值傳遞 例元的輸出值變化會(huì)影響以此信號(hào)為輸入的其他例元 元件例化語句可以并行 Architecture behavioral of half _adder is ponent XOR 元件的外觀說明（表示符號(hào)，與實(shí)體不同） port( I1: in std_logic I2: in std_logic O1: ou