【正文】 感謝我的爸爸媽媽?zhuān)B(yǎng)育之恩，無(wú)以回報(bào)，您們永遠(yuǎn)健康快樂(lè)是我最大的心愿。三年里，我們沒(méi)有紅過(guò)臉，沒(méi)有吵過(guò)嘴，沒(méi)有發(fā)生上大學(xué)前所擔(dān)心的任何不開(kāi)心的事情。一開(kāi)始感覺(jué)自己寫(xiě)起來(lái)還很順利，老師不定期的檢查時(shí)發(fā)現(xiàn)我的邏輯思維和還是很強(qiáng)的，讓人沒(méi)想到的是就在離答辯臨近的幾天才發(fā)現(xiàn)了自己的問(wèn)題，首先是那個(gè)Quartusll軟件看起來(lái)很容易學(xué)會(huì)只要建一個(gè)工程，然后集成、編譯、仿真就可以了，但是當(dāng)把代碼寫(xiě)進(jìn)去進(jìn)行編譯的時(shí)候才發(fā)現(xiàn)那個(gè)程序代碼老是錯(cuò)的，不管怎么檢查都是錯(cuò)的，而這個(gè)Quartusll軟件的話(huà)只要有一步錯(cuò)了后面的就都不能弄出來(lái)。End behave。ElseDataout=’0’。End if。其他情況保持不變Else Plusbuf=plusin amp。判斷出負(fù)極性出現(xiàn)“V”符號(hào)和“B”符號(hào)，則還原出4個(gè)連“0” Elsif minusin=’1’ and minusbuf(4 downto 2)=”001”And plusbuf(4 downto 2)=”000” then Plusbuf=plusin amp。判斷出正極性出現(xiàn)“V”符號(hào)和“B”符號(hào)，則還原出4個(gè)連“0” Elsif plusin=’1’ and plusbuf(4 downto 2)=”001”And minusbuf(4 downto 2)=”000” then Minusbuf=minusin amp。 minusbuf(4 downto 1)。architecture behave of hdb3dec issignal plusbuf : std_logic_vector(4 downto 0)。plusin : in std_logic。B HDB3譯碼器的VHDL完整程序library ieee。 End case。 Parity=not parity。 出現(xiàn)“10”時(shí)，下次正/負(fù)電平信號(hào)不發(fā)生交替 When “111”= Plusout=’1’ Minusout=’1’。 Parity=parity。 Minusout=’0’。 Process(clk) Begin If clk’event and clk=’1’ then Case is When “011”= Plusout=’0’。 Architecture behave of hdb3poled2s is Signal parity :std_logic。Entity hdb3poled2s isPort(clk : in std_logic。End process。Process(clk)Begin If clk’event and clk=’1’ then Plusbout(1)=hdb3plusbregh(0)。 hdb3plusbregl(4 downto 1)。如果需要插“B”，則改變?nèi)ミ^(guò)第1位的值 Hdb3plusbreg1(0)= hdb3plusbreg1(1)。如果需要插“B”,則改變?nèi)ミ^(guò)第1位的值 Hdb3plusbregh(0)= hdb3plusbregh(1) Hdb3plusbreg1(4)=’0’。End process。 Begin 對(duì)兩個(gè)連續(xù)“V”之間的非“0”符號(hào)進(jìn)行奇偶判斷 parity為“0”表示兩個(gè)連續(xù)“V”之間的非“0”符號(hào)位偶數(shù)個(gè)，需要進(jìn)行插“V”操作 parity為“1”表示兩個(gè)連續(xù)“V”之間的非“0”符號(hào)位奇數(shù)個(gè)，不需要進(jìn)行插“V”操作Process(clk)BeginIf clk’event and clk=’1’ then If plusvin=”10” then Parity=’0’。 Architecture behave of hdb3plusb is Signal parity : std_logic。Entity hdb3plusb isPort(clk : in std_logic。End behave。插“V”輸出進(jìn)程Process(clk)Begin If clk’event and clk=’1’ then Plusvout=plusvregh(0) amp。 plusvreg1(3 downto 1)。 plusvreg1(3 downto 1)。 plusvregh(3 downto 1)。 End process。 dataregn(2 downto 1)。Architecture behave of hdb3plusv is Signal plusvregh : std_logic_vector(3 downto 0)。Entity hdb3plusv isPort(clk :in std_logic。由于受現(xiàn)在所學(xué)的知識(shí)的限制，對(duì)EDA的展望待進(jìn)一步作深入研究，通過(guò)學(xué)習(xí)與實(shí)踐，積累更多的知識(shí)與設(shè)計(jì)經(jīng)驗(yàn)，把整個(gè)設(shè)計(jì)再進(jìn)行功能的完善，再使邏輯算法更加簡(jiǎn)化從而提高整個(gè)系統(tǒng)的效率。 本設(shè)計(jì)的主要優(yōu)點(diǎn)在于充分利用了FPGA的技術(shù)優(yōu)勢(shì)，在編碼器中主要包括3個(gè)模塊即插“V”模塊、插“B”模塊、雙單極性轉(zhuǎn)換模塊，譯碼器只有一個(gè)模塊。由于HDB3碼是雙極性碼，而FPGA只能處理單極性。 HDB3譯碼模塊連接圖 這個(gè)模塊的工作是把V碼、誤碼檢測(cè)模塊的輸出dataout的低位加到4位移位寄存器作延時(shí)輸出，對(duì)輸入進(jìn)行分析，若是“10”，即有破壞符V, 把寄存器最后一位清零輸出，反之，則按原樣輸出。 扣V扣B 在上一節(jié)經(jīng)過(guò)V的檢測(cè)，若判斷出V的存在，就把V跟前三個(gè)碼都清零。只要找到V碼，不管V碼前面兩個(gè)碼元是“0”碼，還是3個(gè)“0”碼，只要把它們?nèi)壳辶悖屯瓿闪丝踁和扣B的功能，進(jìn)而得到原來(lái)的二元信碼序列，： HDB3碼譯碼器模型框圖 V的檢測(cè) 經(jīng)過(guò)整流電路的處理，把HDB3碼分成兩列序列。 HDB3譯碼器的譯碼流程 HDB3譯碼器的設(shè)計(jì)思路 根據(jù)HDB3碼的編碼規(guī)則，V脈沖的極性必然和前面非0脈沖的極性一致。根據(jù)前面的HDB3編碼輸出“V”碼的極性與前面的非“0”碼的極性相同，當(dāng)FPGA檢測(cè)到相鄰2個(gè)非“0”符號(hào)極性相同時(shí)，就可以判斷出前非“0”符號(hào)為“V”符號(hào)。 End process。 Minusout=’0’。出現(xiàn)時(shí)，下次正/負(fù)電平信號(hào)發(fā)生交替 When “110”= Plusout=’1’。 Minusout=’1’。出現(xiàn)“01”時(shí)，下次正/負(fù)電平信號(hào)發(fā)生交替 When “101”= Plusout=’1’。 Parity=not parity。 Begin Com=plusbin amp。Plusout : out std_logic。Use 。 HDB3編碼器的極性轉(zhuǎn)換模塊設(shè)計(jì)及仿真HDB3編碼輸出的“1”碼和“V”碼具有正負(fù)交替的特性，但FPGA的輸出引腳只能輸出正電平，沒(méi)有負(fù)電平，因此必須將前面插“B”碼后的信號(hào)plusbout進(jìn)行極性轉(zhuǎn)換才能得到真正的HDB3信號(hào)。 End if。End if。 hdb3plusbregh(4 downto 1)。 Hdb3plusbreg1(2)= hdb3plusbreg1(3)。 Hdb3plusbregh(4)=’1’。End if。 Signal hdb3plusbregh : std_logic_vector(4 downto 0)。插“V”信號(hào)輸入 Plusbout : out std_logic_vector(1 downto 0)。Use 。由于碼元“B”相對(duì)于“V”是過(guò)去的信息，因此，必須對(duì)當(dāng)前碼元進(jìn)行存儲(chǔ)，使用FPGA中的移位寄存器來(lái)實(shí)現(xiàn)，定義2個(gè)五位寄存器，寄存器從高往低移位，如果寄存器的第4位判斷出需要進(jìn)行插“B”碼時(shí)，同時(shí)改變寄存器的第1位的值，達(dá)到以現(xiàn)在的情況改變過(guò)去的值。End process。End process。 Plusvreg1=’0’ amp。 Plusvreg1=’1’ amp。 Plusvreg1=’0’ amp。 End if。BeginProcess(clk)Begin If clk’event and clk=’1’ then If datain=’1’ then Dataregn=’0’ amp。 插“V”處理后輸出End hdb3plusv。Use ?！癡”碼模塊設(shè)計(jì)及仿真插“V”碼實(shí)際就是對(duì)消息代碼里的的連0串進(jìn)行檢測(cè)，當(dāng)出現(xiàn)四個(gè)連0串的第四個(gè)“0”碼變換成“V”碼，其它碼元保持消息代碼的原樣輸出。將HDB3碼的“+1”、“0”、“1”用數(shù)字信號(hào)1,0重新編碼，用01編碼“+1”，用00編碼“0”，用11編碼“1”。若須要加B，則進(jìn)行加B的操作，同時(shí)判斷B的極性。該模塊檢出4連“0”時(shí)，產(chǎn)生一個(gè)加V信號(hào)，把V取代最后一個(gè)“0”，同時(shí)根據(jù)前一個(gè)“1”的極性判斷下一個(gè)V的極性。由HDB3碼的編碼規(guī)則可知，編碼器的主要工作就是按AMI碼對(duì)信號(hào)進(jìn)行編碼，判斷是否應(yīng)該加入破壞符V，V加入后是否應(yīng)該補(bǔ)B，由于需要檢查到四位連“0”才能進(jìn)行加V補(bǔ)B的操作，這樣用于存放數(shù)據(jù)的移位寄存器就不能少。： HDB3碼的譯碼規(guī)則HDB3+1010+110001+100+110+1破壞符V,B1V+B+V譯碼0101100000000101 HDB3碼的檢錯(cuò)能力HDB3碼具有較強(qiáng)的檢錯(cuò)能力，當(dāng)數(shù)據(jù)序列用HDB3碼傳輸時(shí)，若傳輸過(guò)程中出現(xiàn)單個(gè)誤碼，其極性交替變化規(guī)律將受到破壞，因而在接收端根據(jù)HDB3碼這一獨(dú)特規(guī)律特性，可檢出錯(cuò)誤并糾正錯(cuò)誤，同時(shí)HDB3碼方便提取位定時(shí)信息。這時(shí)破壞節(jié)變?yōu)椤癇00V”形式。這樣可以消除長(zhǎng)連“0”現(xiàn)象。此方式是單極性方式的變形，即把單極性方式中的“0”碼仍與零電平對(duì)應(yīng)，而“1”碼對(duì)應(yīng)發(fā)送極性交替的正、負(fù)電平。然而在實(shí)際應(yīng)用中，人們發(fā)現(xiàn)0信號(hào)占有較大的比重，而連續(xù)的0信號(hào)對(duì)系統(tǒng)的同步以及時(shí)鐘頻率的提取較為不利，而采用HDB3碼是解決這一問(wèn)題的方法之一。 第二章 HDB3碼的編譯規(guī)則 了解NRZ碼和AMI碼的編碼規(guī)則是了解HDB3碼的編碼規(guī)則的前提，NRZ碼的全稱(chēng)是NonReturn to Zero，NRZ碼的編碼規(guī)則就是信號(hào)1有脈沖，信號(hào)0無(wú)脈沖，占空比100%。如果時(shí)序不能滿(mǎn)足，那么需要回到前面的步驟重新進(jìn)行操作。其中約束條件的設(shè)置主要包括時(shí)間約束和面積約束。 （4）綜合、優(yōu)化和裝配綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級(jí)別的抽象的一種方法，也就是將設(shè)計(jì)的描述轉(zhuǎn)化成底層電路表示。進(jìn)行完成設(shè)計(jì)規(guī)劃后，就可以按照模塊劃分來(lái)編寫(xiě)各個(gè)模塊的VHDL 程序，然后將各個(gè)模塊的VHDL程序組合在一起，從而完成整個(gè)設(shè)計(jì)的VHDL描述。設(shè)計(jì)規(guī)劃的主要任務(wù)是進(jìn)行設(shè)計(jì)方式的選擇以及是否進(jìn)行模塊劃分。對(duì)于一些較大的通用性硬件電路，目前已經(jīng)有專(zhuān)門(mén)的IP核出售，因此，能實(shí)現(xiàn)設(shè)計(jì)資源的有償使用，可大大縮短設(shè)計(jì)周期，加快設(shè)計(jì)產(chǎn)品的上是速度， VHDL設(shè)計(jì)硬件電路的方法VHDL是IEEE所確認(rèn)的一種標(biāo)準(zhǔn)化硬件描述語(yǔ)言，它在設(shè)計(jì)描述的過(guò)程中有一定的設(shè)計(jì)流程可以遵循。 （2）可讀性好、易于修改在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用VHDL編寫(xiě)的源代碼，因?yàn)閂HDL易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計(jì)。 VHDL的優(yōu)點(diǎn)VHDL迅速普及主要因?yàn)榈氖撬膹?qiáng)大的自身功能和特點(diǎn)，主要優(yōu)點(diǎn)如下：（1）覆蓋面積廣，有強(qiáng)大的系統(tǒng)硬件描述能力 VHDL可以覆蓋行為描述、寄存器傳輸級(jí)描述、門(mén)描述、電路描述和物理描參數(shù)描述（包括延時(shí)、功耗、頻率、幾何尺寸等）。amp。( 9) 物理描述能力 VHDL 語(yǔ)言是第一種能定義所有硬件描述中所必需的物理單位的HDL, 物理單位的使用和有效的類(lèi)型檢查提供了硬件的精確物理描述, 使用 VHDL 甚至能描述機(jī)械學(xué)、熱力學(xué)和硬件設(shè)計(jì)的可靠性。在VHDL 中, 過(guò)程( 時(shí)序特性的) 語(yǔ)句可以放在塊( 并行特性) 語(yǔ)句的任何所希望的地方,并允許寫(xiě)成整體上是并行的, 但其中某些段是被描述為時(shí)序的。因此阻止了它們?cè)谠O(shè)計(jì)中的傳輸。當(dāng)沖突源同時(shí)出現(xiàn)時(shí), 對(duì)于一個(gè)給定的信號(hào), 將發(fā)生什么情況。( 3) 具有屬性和類(lèi)屬的特點(diǎn)