【正文】 張輝、曹麗娜，現代通信原理與技術[M],西安：西安電子科技大學出版社，2002[6] 劉皖、何道君、譚明，FPGA設計與應用[M]，北京：清華大學出版社，2006[7] 曾繁泰、李冰，李曉林，EDA工程概論[M]，北京：清華大學出版社，2002[8] 潘松，王國棟，VHDL實用教程[M]，成都：電子科技大學出版社，2000[9] 曾繁泰，候亞寧，崔元明，可編程器件應用導論[M]，北京：清華大學出版社，2001[10] 趙鑫、蔣亮，VHDL與數字電路設計[M],北京：機械工業(yè)出版社，2005[11] 蔣青、呂翔，一種基于FPGA技術HDB3譯碼器的設計[J],微電子學，2007[12] 段吉還、黃智偉，基于CPLD/FPGA的數字通信系統(tǒng)與設計[M]，北京：電子工業(yè)出版社，2004附錄A HDB3編碼器的VHDL完整程序Library ieee。 系統(tǒng)時鐘輸入 Datain ：in std_logic。 Signal plusvreg1 : std_logic_vector(3 downto 0)。 ElseDataregn=’1’ amp。 Process(clk) Begin If cld’event and clk=’1’ then 在編碼中，基帶信號的“0”，用“00”來表示 基帶信號的“1”，用“01”來表示 插“V”符號，用“10”來表示 檢測到4個連0，則轉化為“10” If (datain=’0’) and (dataregn=”111”) and (plusvregh(3 downto 1)=”000” then Plusvregh=’1’ amp。否則，如果是“1”，則轉化為“01” Elsif datain=’1’ then Plusvregh=’0’ amp。如果是“0”，則轉化為“00” Elsif datain=’0’ then Plusvregh=’0’ amp。End if。 plusvreg1(0)。Library ieee。 系統(tǒng)時鐘輸入 Plusvin : in std_logic_vector(1 downto 0)。 Signal startflag : std_logic_vector(2 downto 0)。Elsif plusvin=”01” then Parity=not parity。當兩個連續(xù)“V”之間的非“0”符號為偶數個，進行插“B”操作符號“B”由“11”來表示Process(clk)Begin If clk’event and clk=’1’ then If(plusvin=”10”) and (parity=’0’) then。 Hdb3plusbreg1(3)= hdb3plusbreg1(4)。 Else Hdb3plusbregh=plusvin(1) amp。End if。 Plusbout(0)=hdb3plusbregl(0)。Library ieee。 Plusbin : in std_logic_vector(1 downt0 0)。 Signal : std_logic_vector(2 downto 0)。 Minusout=’1’。 Parity=not parity。出現“10”時，下次正/負電平信號不發(fā)生交替 When “100”= Plusout=’0’。 Parity=not parity。出現“11”時，下次正/負電平信號發(fā)生交替 When others= Plusout=’0’。 End if。use 。minusin : in std_logic。signal minusbuf : std_logic_vector(4 downto 0)。判斷出負極性出現“V”符號，則還原出4個連“0”Elsif minusin=’1’ and minusbuf(4 downto 1)=”0001”and plusbuf(4 downto 1)=”0000” then plusbuf=plusin amp。 minusbuf(4 downto 1)。 plusbuf(4 downto 1)。 plusbuf(4 downto 1)。End if。End if。謝辭感謝我的指導老師任杰老師，他嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣；他的教導和不拘一格的思路給予我無盡的啟迪，讓我不再像一只無頭蒼蠅亂撞。所以去找了老師很多次，自己也耗時巨大，但是即便是這樣，都要非常感謝任杰老師，如果不是您的指導我想我是無法完成這篇論文的。只是今后大家就要各奔東西了，以后大家可能就難得再聚在一起吃飯、開心了。在論文即將完成之際，我的心情是無法平靜的，從開始進入課題到論文的順利完成，有多少可敬的師長、同學、朋友給了我無言的幫助，在這里請接收我誠摯的誠意！。我們在一起的日子，我會記住一輩子的。三年了，仿佛就在昨天。這篇論文的完成經過了很多波折，耗時巨大。End process。還原基帶信號輸出進程Process(clk)BeginIf clk’event and clk=’1’ then經過還原4個連“0”后，還有非“0”符號的，還原成基帶信號的“1” If(plusbuf(0)=’1’ or minusbuf(0)=’1’) then Dataout=’1’。 minusbuf(4 downto 1)。 minusbuf(1)。 plusbuf(1)。 minusbuf=”00001”。 minusbuf=minusin amp。)end hdb3dec。entity hdb3dec isport(clk:in std_logic。 End behave。 Parity=parity。 Minusout=’1’。 Parity=parity。 Minusout=’0’。出現“01”時，下次正/負電平信號發(fā)生交替 When “010”= Plusout=’1’。 parity。Minusout : out std_logic) End hdb3poled2s。Use 。End process。End process。 Hdb3plusbregl=plusvin(0) amp。 Hdb3plusbreg1(1)=’1’。 Hdb3plusbregh(3)= hdb3plusbregh(4) Hdb3plusbregh(2)= hdb3plusbregh(3) Hdb3plusbregh(1)=’1’。End if。 Signal hdb3plusbreg1 : std_logic_vector(4 downto 0)。插“B”信號輸入 End hdb3plusb。Use 。End process。End process。 Plusvreg1=’0’ amp。 Plusvreg1=’1’ amp。 Plusvreg1=’0’ amp。 End if。BeginProcess(clk)Begin If clk’event and clk=’1’ then If datain=’1’ then Dataregn=’0’ amp。 插“V”處理后輸出End hdb3plusv。Use 。在這個設計過程中，雖然未能完整的實現HDB3編譯碼的功能，但是令我獲益不少。最后，通過QuartusII對其各個功能進行仿真，驗證整個設計的正確性。利用EDA技術進行設計，重點在于實現HDB3的編碼過程和譯碼過程的處理，用VHDL對其功能進行描述。經過“V”的判斷與重新置“0”后，如果還有非“0”符號，則該非“0”符號即為基帶信號的“1”。通過V的檢測后，可把兩序列相加在一起，以單極性輸出。因而可從所接收的信碼中找到V碼，然后根據加取代節(jié)的原理，在V碼前面的三位代碼必然是取代碼，在譯碼時，需要全部復原為四個連“0”。在譯碼模塊如果檢測到兩路極性輸入分別為“X1001”和“X0000”,則認為在HDB3的編碼中出現了“B00V”；如果檢測到兩路極性輸入分別為“10001”和“00000”在，則認為在HDB3的編碼中出現了“000V”,就可譯碼出4個連零的消息碼；如果HDB3編碼序列中沒有四個連零出現，其對應的HDB3碼具有極性交替的信息碼。第四章 HDB3譯碼器的FPGA實現 譯碼器的實現分析 由編碼原理可知，只要將HDB3碼中的V、B變成0、1，就可以實現譯碼。 End if。出現“11”時，下次正/負電平信號發(fā)生交替 When others= Plusout=’0’。 Parity=not parity。出現“10”時，下次正/負電平信號不發(fā)生交替 When “100”= Plusout=’0’。 Parity=not parity。 Minusout=’1’。 Signal : std_logic_vector(2 downto 0)。 Plusbin : in std_logic_vector(1 downt0 0)。 HDB3雙單極性轉化模塊連接圖以下是實現單雙極性變換控制功能的源程序代碼 Library ieee。仿真結果圖，當兩個連續(xù)的“V”之間的非“0”符號為偶數個，進行插“B”的操作，“B”用11表示，插“B”操作得到驗證。 Plusbout(0)=hdb3plusbregl(0)。End if。 Else Hdb3plusbregh=plusvin(1) amp。 Hdb3plusbreg1(3)= hdb3plusbreg1(4)。當兩個連續(xù)“V”之間的非“0”符號為偶數個，進行插“B”操作符號“B”由“11”來表示Process(clk)Begin If clk’event and clk=’1’ then If(plusvin=”10”) and (parity=’0’) then。Elsif plusvin=”01” then Parity=not parity。 Signal startflag : std_logic_vector(2 downto 0)。 系統(tǒng)時鐘輸入 Plusvin : in std_logic_vector(1 downto 0)。“B”模塊連接圖以下給出添加符號“B”模塊的源程序代碼Library ieee。“B”碼模塊設計及仿真HDB3編碼器的插“B”碼就是對HDB3編碼器的插“V”碼模塊的輸出信號plusvout進行判決，如果相鄰的兩個“V”碼之間的“1”的個數為偶數個，則把最后一個“V”碼前的第1個0變換成一個“B”碼；否則保持plusvout的碼型不變。 End if。End if。 plusvregh(3 downto 1)。 plusvregh(3 downto 1)。 plusvregh(3 downto 1)。 dataregn(2 downto 1)。 Signal dataregn : std_logic_vector(2 downto 0)。 基帶信號輸入 Plusvout :out std_logic_vector(1 downto 0)。Use 。比如利用一個四選一的數據選擇器CC4052（），二維數組作為CC4052的的選擇地址，在輸出端out可以得到符合規(guī)則的“+1”、“1”、“0”變化波形 CC4052功能表輸入導通通道INHA1A0LLL/……O/ILLH/……O/ILHL/……O/ILHH/……O/IHXX無把得到的兩個輸出的分別接到A1，A0作地址控制端，便可使其輸出相應電平。因此須把HDB3碼的雙極性變換為單極性，以便FP