【正文】 最后，忠心感謝為評閱本論文付出辛勤勞動的各位老師。本論文中利用 FPGA 技術(shù)對已經(jīng)的系統(tǒng)進行優(yōu)化與修補的方法，先利用Simulink/DSP Builder 進行系統(tǒng)建模，仿真，再直接生成 HDL 源代碼，對生成的 HDL 代碼進行功能和時序仿真，將文件下載到 FPGA 硬件平臺上。論文第三章對 DSP buileer 和 Simulink 兩個軟件進行了簡介。圖 69 是利用 QUARTUS II 進行綜合之后的部分結(jié)果，圖 610 是 QUARTUS II 時序仿真結(jié)果。使用 DSP Builder 可以方便的在圖形化環(huán)境中設(shè)計 FIR 數(shù)字濾波器，而且濾波器系數(shù)的計算可以借助 MATLAB 強大的計算能力和現(xiàn)成的濾波器設(shè)計工具來完成。如圖 62，設(shè)置選擇與參數(shù)，設(shè)計出文中要求的濾波器，其幅頻率特性與相頻特性，沖激響應(yīng)，F(xiàn)IR 濾波器系數(shù)與零極點分布分別如圖 63，64，65，66。FDATool 可以設(shè)計幾乎所有的常規(guī)濾波器，包括 FIR 和 IIR 的各種設(shè)計方法。3. 硬件的實現(xiàn)和驗證硬件的實現(xiàn)就是通過常用的如原理圖或者硬件描述語言等方法描述出濾波器的原型，驗證則是把前面實現(xiàn)出來的原型轉(zhuǎn)化成網(wǎng)表下載到 FPGA 器件里面，通過實際電路來觀察設(shè)計是否正確，如果不正確，要返回上面的步驟重新開始本科畢業(yè)設(shè)計論文XXIV設(shè)計。其對稱中心在 n=(N1)/2 處，當 n 為偶數(shù)時，其信號流圖結(jié)構(gòu)如圖 53 所示。系統(tǒng)相位線性度的標準尺度就是“組延遲” ，其定義為： (42))(ω ωΦωτ d?完全理想的線性相位濾波器對于一定范圍的組延遲是一個常數(shù)。直接型 FIR 濾波器的優(yōu)缺點如下：優(yōu)點：簡單直觀，乘法運算量較少。圖 51 直接形式的 FIR 濾波器結(jié)構(gòu)x(n)h(N1)h(0) h(1)z1 z1 z1h(2)y(n)h(N2)本科畢業(yè)設(shè)計論文XXI直接 FIR 模型的一個變形稱為轉(zhuǎn)置 FIR 濾波器，它是根據(jù)轉(zhuǎn)置定理定義的。 FIR濾波器的基本結(jié)構(gòu)FIR 濾波器的構(gòu)成形式主要有直接型，級聯(lián)型，線性相位型三種基本結(jié)構(gòu)。而 IIR 濾波器需要執(zhí)行無限數(shù)量次卷積。第五章 FIR數(shù)字濾波器的原理及結(jié)構(gòu)所謂數(shù)字濾波器，是指輸入、輸出均為數(shù)字信號，通過一定運算關(guān)系改變輸入信號所含頻率成分的相對比例或者濾除某些頻率成分的器件。圖 42 LM1875 內(nèi)部原理結(jié)構(gòu)圖 43 寬帶功放電路器本科畢業(yè)設(shè)計論文XVII仿真時輸入用 1mVpp 正弦波，頻率從 2020KHz，負載 8Ω 電阻，如圖 44。它在使用中外圍電路少，而且有完善的過載保護功能，它為五針腳形狀，一針腳為信號正極輸入，二針腳為信號負極輸入，三針腳接地，四針腳電源正極輸入，五針腳為信號輸出。 NE5532和 LM1875簡介NE5532:NE5532 是高性能低噪聲運放，與很多標準運放相似，它具有較好的噪聲性能，優(yōu)良的輸出驅(qū)動能力及相當高的小信號與電源帶寬。同時，LDMOS 是基于成熟的硅工藝器件，比起其他的微波晶體管成本可以降低好幾倍。但是，在多倍頻程本科畢業(yè)設(shè)計論文XIV的情況下，無法獲得適用的超寬頻帶隔離器，所以駐波比不可能很好。尤其在寬頻帶內(nèi)，級間的反射相位有時迭加，有時抵消，增大了起伏，因此一般要在級聯(lián)放大器的級間加匹配衰減器。增益平坦度是指頻帶內(nèi)最高增益與最低的分貝數(shù)之差，多倍頻程放大器的增益平坦度一般是177。 DSPbuilder典型設(shè)計流程DSP Builder SignalCompiler 模塊讀取由 DSP Builder 和 MegaCore 模塊構(gòu)建的 Simulink 建模文件（.MDL） ，生成 VHDL 文件和工具命令語言（TCL）腳本，進行綜合、硬件實施和仿真。對 DSP 設(shè)計者而言，與以往 FPGA 廠商所需的傳統(tǒng)的基于硬件描述語言(HDL)的設(shè)計相比，這種流程會更快、更容易。Altera 的 DSP 系統(tǒng)體系解決方案是一項具有開創(chuàng)性的解決方案，它將FPGA 的應(yīng)用領(lǐng)域從多通道高性能信號處理擴展到很廣泛的基于主流 DSP 的應(yīng)用，是 Altera 第一款基于 C 代碼的可編程邏輯設(shè)計流程。仿真的結(jié)果還可以存放到 MATLAB 的工作空間里做事后處理。在定義完一個模型后，用戶可以通過 SIMULINK 的菜單或 MATLAB 的命令窗口鍵入命令來對它進行仿真。SIMULINK 包含有SINKS（輸入方式） 、SOURCE（輸入源） 、LINEAR（線性環(huán)節(jié)） 、NONLINEAR（非線性環(huán)節(jié)） 、CONNECTIONS（連接與接口）和 EXTRA（其他環(huán)節(jié)）子模型庫，而且每個子模型庫中包含有相應(yīng)的功能模塊。 Simulink概述SIMULINK 是一個用來對動態(tài)系統(tǒng)進行建模、仿真和分析的軟件包，它支持連續(xù)、離散及兩者混合的線性和非線性系統(tǒng)，也支持具有多種采樣頻率的系統(tǒng)。因為 HardCopy Stratix 器件直接從 Stratix FPGA 生成，保留了 Stratix 架構(gòu)的大容量、高性能、業(yè)界領(lǐng)先的功能和增強的時序特性，所以能將移植風(fēng)險降至最小。 Stratix 器件還具有 TrueLVDS 電路，支持 LVDS、LVPECL、PCML 和HyperTransportTM 差分 I/O 電氣標準及 高速通信接口，包括 10G 以太網(wǎng) XSBI、 SFI POSPHY Level 4（SPI4 Phase 2） 、 HyperTransport 、 RapidIOTM 和 UTOPIA IV 標準。此外， Stratix 器件具有片內(nèi)匹配和遠程系統(tǒng)更新能力。對于軍事應(yīng)用，第一代 Stratix器件仍然是高密度方案的首選。 必 要 的 修 改 設(shè) 計 綜 合 設(shè) 計 輸 入 必 要 的 修 改 功 能 仿 真 仿 真 網(wǎng) 表 報 告 文 件 位 流 文 件 時 序 仿 真 時 序 分 析 配 置 器 件 1. 設(shè) 計 實 現(xiàn) 圖 21 FPGA 設(shè)計流程本科畢業(yè)設(shè)計論文IX Altera Stratix產(chǎn)品簡介在大部分應(yīng)用中，第一代 Stratix174。當用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后，F(xiàn)PGA 軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM。[9]上世紀 80 年代中期，美國 Xilinx 公司率先推出了現(xiàn)場可編程門陣列（Field Programmable Gate Array,即 FPGA）器件，F(xiàn)PGA 器件采用邏輯單元陣列結(jié)構(gòu)，靜態(tài)隨機存取存儲工藝，設(shè)計靈活、集成度高、可重復(fù)編程，并可現(xiàn)本科畢業(yè)設(shè)計論文VIII場模擬調(diào)試驗證。本章主要討論 FPGA 技術(shù)，并重點介紹 Altera Stratix 系列 FPGA 芯片。第六章用 Simulink/DSP builder 建立了一個優(yōu)化方案中所要求的數(shù)字濾波器，并進行了仿真與驗證，并得出了最終系統(tǒng)達到的目標。正因為如此，寬帶放大器的匹配電路設(shè)計方法也與窄帶放大器有所不同，寬頻帶放大器電路結(jié)構(gòu)主要可以分為以下幾種：　　平衡式放大器；反饋式放大器；分布式放大器；有耗匹配式放大器；有源匹