【正文】 Co = (A XOR B) AND Cin OR (A AND B)。 Co : OUT STD_LOGIC。 USE 。 U5 : or2_v PORT MAP(tmp2,tmp3,Co)。 BEGIN U1 : xor2_v PORT MAP(A,B,tmp1)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 SIGNAL tmp1,tmp2,tmp3 : STD_LOGIC。 COMPONENT xor2_v PORT(a : IN STD_LOGIC。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 COMPONENT or2_v PORT(a : IN STD_LOGIC。 全加器源代碼： ARCHITECTURE structure OF add1_v IS COMPONENT and2_v PORT(a : IN STD_LOGIC。 Cin : IN STD_LOGIC。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 異或門 xor2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 異或門源代碼： ARCHITECTURE xor2_arc OF xor2_v IS BEGIN y = a XOR b。 ENTITY xor2_v IS PORT(a: IN STD_LOGIC。 CONFIGURATION or2_cfg OF or2_v IS FOR or2_arc END for。 y: OUT STD_LOGIC)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 與門 and2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 二輸入與門 源代碼： ARCHITECTURE and2_arc OF and2_v IS BEGIN y = a AND b。 ENTITY and2_v IS PORT(a: IN STD_LOGIC。 結(jié)構(gòu)體的配置的書寫格式： FOR 元件例化標(biāo)號 :元件名 USE ENTITY 庫名 .實體名(結(jié)構(gòu)體名 )。 END cfg4。 cfg1將與邏輯結(jié)構(gòu)體配置給實體 cfg2將或邏輯結(jié)構(gòu)體配置給實體 cfg3將與非邏輯結(jié)構(gòu)體配置給實體 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 CONFIGURATION cfg5 OF example_v IS FOR xor2_arc END FOR。 CONFIGURATION cfg2 OF example_v IS FOR or2_arc END FOR。 ARCHITECTURE nand2_arc OF example_v IS BEGIN y = NOT(a AND b)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 ARCHITECTURE xor2_arc OF example_v IS BEGIN y = a XOR b。 ENTITY example_v IS PORT (a : IN STD_LOGIC。 ARCHITECTURE and2_arc OF example_v IS BEGIN y = a AND b。 VHDL提供了配置語句用于描述各種設(shè)計實體和元件之間連接關(guān)系以及設(shè)計實體和結(jié)構(gòu)體之間的連接關(guān)系。 (1) 程序包首定義了數(shù)據(jù)類型和函數(shù)的調(diào)用說明 (2) 程序包體中才具體描述實現(xiàn)該函數(shù)功能的語句和數(shù)據(jù)的賦值。 RETURN int_to_tw16(result)。 END add。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 FUNCTION add(a,b:IN tw16)。 digit := digit/2。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 BEGIN local := s。 FUNCTION int_to_tw16(s:INTEGER)。 IF s(i)=’1’THEN result := result+1 END IF。設(shè)計者使用時只要用 USE子句進(jìn)行說明即可。 庫使用說明 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 CONFIGURATION c1 OF and IS ┇ AND c1。 第二個 USE語句開放了程序包 STD_LOGIC_1164中的 STD_ULOGIC數(shù)據(jù)類型。 （ 2） USE 庫名 .程序包名 .ALL。 USE語句的使用將使所說明的程序包對本設(shè)計實體部分或全部開放。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 函數(shù)調(diào)用： ab=max（ a， b） 庫和程序包用來描述和保留元件、類型說明函數(shù)、子程序等，以便在其它設(shè)計中可以隨時引用這些信息，提高設(shè)計效率。 END IF。 PACKAGE BODY bpac IS FUNCTION max (a: STD_LOGIC_VECTOR。 USE 。 END vector_to_int。 IF (a (i) =1) THEN q := q+1。 x_flag: OUT BOOLEAN。 （ SUBPROGRAM） VHDL程序與其他軟件語言程序中應(yīng)用子程序的目的是相似的 ， 即能夠更有效地完成重復(fù)性的工作 。 END PROCESS。039。039。 b。 y: OUT STD_LOGIC)。 （ 2）單進(jìn)程以 PROCESS開始，以 END PROCESS結(jié)束。 與 BLOCK語句不同之處是，在系統(tǒng)仿真時，PROCESS結(jié)構(gòu)中的語句是按順序逐條向下執(zhí)行的，而不像 BLOCK語句那樣并發(fā)執(zhí)行。 y= s1。 B2： BLOCK SIGNAL s2： BIT； BEGIN s2= c AND d。每一語句結(jié)構(gòu)內(nèi)部可以使用并行語句，也可以是順序語句。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 ARCHITECTURE rtl OF muj IS SIGNAL s1： BIT SIGNAL s2， s3： STD_LOGIC_VECTOR (0 TO 3)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 結(jié)構(gòu)體信號定義語句必須放在關(guān)鍵詞ARCHITECTURE和 BEGIN之間，用于對結(jié)構(gòu)體內(nèi)部將要使用的信號、常數(shù)、數(shù)據(jù)類型、元件、函數(shù)和過程加以說明。結(jié)構(gòu)體對其基本設(shè)計單元的輸入和輸出關(guān)系可用以下三種方式進(jìn)行描述，即 : 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 結(jié)構(gòu)體一般由兩大部分組成： ARCHITECTURE 結(jié)構(gòu)體