verilog實驗報告實驗報告格式要求-wenkub.com
2025-03-20 00:35 本頁面
【正文】 timer25 UUT2(clk,rst,en25,lin25)。lin25=0。lin25=0。lin5=0。lin5=0。 if(lin5==1) state=0。road2=339。en5=0。b010。 en25=0。end 1 : begin road1=339。b010 。state=0。[3] 發(fā)揮部分：實現(xiàn)十字路口（雙向）交通燈的控制，要求紅黃綠燈交替亮滅，在FPGA開發(fā)板上實現(xiàn)該功能，用信號燈展示設(shè)計的結(jié)果四、實驗步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module Control(input clk,input rst,input lin5,input lin25,output reg en5, //output reg en25, //output reg [2:0] road1 ,output reg [2:0] road2)。[2] 掌握數(shù)字系統(tǒng)設(shè)計的方法和步驟。reg [1:0] state。 endcase always (cstate) if (cstate == E_10010) det = 1。 else nstate = A_1。 else nstate = A_1。 else nstate = IDLE。d5。d1, B_10 = 339。 reg det。 end endmodulemodule seqdet (rst, clk,seq, det)。b1。b0。reg clk_out。 default: nstate = IDLE。 D_1001: if (seq == 0) nstate = E_10010。 B_10: if (seq == 0) nstate = C_100。 always (seq or cstate) case (cstate) IDLE : if (seq == 1) nstate = A_1。d4, E_10010 = 339。d0, A_1 = 339。 output det。[3] 利用分頻器控制檢測電路檢測的時間間隔。[3] 掌握用Verilog編寫狀態(tài)機模版的測試文件的一般方法。counter=0。reg [25:0] counter。end else if(counter==24) begin clk_out=~clk_out。四、實驗步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module div50(input clk,rst,output reg clk_out )。二、實驗儀器計算機、FPGA開發(fā)板。 end else counter=counter+1 。 always (posedge clk or posedge rst) begin if (rst) begin clk_out=0 。 output reg clk_out。 input clk?？紤]不同暫空比分頻的結(jié)果。二、實驗儀器計算機、FPGA開發(fā)板。b11。b01。 input [1:0] A 。四、實驗步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module pare(input a,input b,output c )。 實驗（一） 簡單的組合邏輯設(shè)計 實驗日期 20141031 同組者姓名
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