【正文】 它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 end process。 end if。 then if q=8 then result=39。 end if。else q=0。 when 6=if din=p(1) then q=7。end if。else q=0。 when 2=if din=p(5) then q=3。end if。event and clk =39。 process(clk,clr) begin if clr=39。 END PROCESS。139。 END PROCESS。Z39。 else dataout=ZZZZ。 one=one1。 if(clk39。 req1 = 39。) AND (syndrome(3 DOWNTO 1) /= 000)) THEN ne1 = 39。 dat(2 DOWNTO 0) = hamin(2 DOWNTO 0)。 WHEN 110 = dat(2) = NOT hamin(2)。 dat(3 DOWNTO 1) = hamin(3 DOWNTO 1)。 req1= 39。) THEN single bit error ne1 = 39。039。139。 syndrome(1) := hamin(0) XOR hamin(1) XOR hamin(3) XOR hamin(5)。 BEGIN PROCESS(clk,en,hamin) VARIABLE syndrome : std_logic_VECTOR(3 DOWNTO 0)。 圖 編碼波形圖 對(duì)波形圖說(shuō)明 譯碼模塊 （主要程序） ARCHITECTURE ver1 OF hamdec IS signal ne1:std_logic。H=ZZZZ。) then H(3 DOWNTO 0) = (p3, p2, p1, p0)。 p3 = datain(1) XOR datain(2) XOR datain(3)。139。譯碼時(shí)同樣可得，將要譯的碼（ 8位二進(jìn)制）輸入到譯碼模塊的輸入端，使能有效，則當(dāng)碼字正確無(wú)錯(cuò)誤時(shí)，輸出譯碼(4為二進(jìn)制 )，無(wú)措輸出端置有效電平；當(dāng)碼字有一位碼發(fā)生錯(cuò)誤時(shí)，譯碼模塊中的糾錯(cuò)環(huán)節(jié)自動(dòng)糾正，同時(shí)，無(wú)措輸出端報(bào)錯(cuò)，一位錯(cuò)輸出端置有效電平；當(dāng)碼字有兩位以上錯(cuò)誤時(shí)，重傳置位端置有效電平，要求輸入端重發(fā)數(shù)據(jù)。 X8=X1+X2+X3(注：這里‘ +’代表異或 )，從而形成的全碼 X1,X2,X3,X4,X5,X6,X7,X8,這就是（ 8,4）增余漢明碼的編碼過(guò)程。 （ 1）本實(shí)驗(yàn)采用 (8,4)編碼即擴(kuò)展?jié)h明碼，擴(kuò)展?jié)h明碼實(shí)質(zhì)上是在原漢明碼 ,即 (7， 4)碼的基礎(chǔ)上，在每個(gè)碼組后面增加 1位偶監(jiān)督碼元，原漢明碼中碼重W=3的碼字 ,擴(kuò)展后變成碼重 W=4的碼字，故最小碼距也將由 d0=3 變?yōu)?d0=4。 序列檢測(cè)器的設(shè)計(jì)特點(diǎn)及原理 （ 1）采用 FPGA 技術(shù)實(shí)現(xiàn)， 本創(chuàng)新型實(shí)驗(yàn)使用現(xiàn)在先進(jìn)的熱門(mén)的 FPGA 技術(shù)作為設(shè)計(jì)和實(shí)現(xiàn)手段。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同 的器件結(jié)構(gòu) 12 來(lái)實(shí)現(xiàn)其功能。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。本設(shè)計(jì)中用到了 PLL 嵌入式單元，該模塊單元是通過(guò)開(kāi)發(fā)平臺(tái)的 IP 核生成器自動(dòng)生成的（內(nèi)嵌專用硬核里的內(nèi)嵌專用硬核是有別于底層嵌入功能單元的，主要是指那些通用性相對(duì)較弱、不是所有 FPGA 器件都包括的硬核）。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 、硬件描述語(yǔ)言 VHDL VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。也可使用單片機(jī)進(jìn)行配置。 CPLD 器件基于 EEPROM 工藝或者 FLA SH 工藝 , 掉電后信息不丟失。下載的過(guò)程就是一個(gè)改寫(xiě)器件內(nèi)邏輯結(jié)構(gòu)的過(guò)程 , 故稱之為編程。如果仿真結(jié)果不對(duì) , 要從約束、綜合、布局布線、 RTL 級(jí)代碼等環(huán)節(jié)上找原因 , 也可以借助時(shí)序分析工具找原因。時(shí)序仿真的輸入需要測(cè)試激勵(lì)、工藝庫(kù)門(mén)級(jí)單元模型、網(wǎng)表文件 2 和反標(biāo)文件。根據(jù)適配工具和適配設(shè)置的不同 , 產(chǎn)生的網(wǎng)表文件 2 可以具有不同的格式并可以設(shè)置為包含延時(shí)信息 (包括門(mén)延時(shí)和線延時(shí) )。即對(duì)網(wǎng)表中的每一個(gè)門(mén)級(jí)單元在器件中定位 (布局 ) ,并使用器件內(nèi)的連線資源按照網(wǎng)表中的連接關(guān)系連接起來(lái) (布線 ) 同時(shí)要滿足引腳分配、時(shí)鐘線的分配等約束條件。 （ 6) 布線前門(mén)級(jí)仿真 : 是門(mén)級(jí)功能仿真 , 一般不考慮延時(shí)。一般綜合工具能將轉(zhuǎn)換 后的結(jié)果顯示為 RTL 級(jí)原理圖 , 也能將網(wǎng)表顯示為門(mén)級(jí)原理圖。綜合的過(guò)程是 translate (轉(zhuǎn)換 ) + map (映射 ) +optimize (優(yōu)化 )。門(mén)級(jí)的結(jié)構(gòu)描述稱之為網(wǎng)表。仿真的過(guò)程是先對(duì)源代碼進(jìn)行編譯 , 檢查是否有語(yǔ)法錯(cuò)誤。 （ 4) 功能仿真 : 也叫 RTL 級(jí)仿真 , 是指不考慮延時(shí)信息的一種仿真 , 只能驗(yàn)證 RTL 級(jí)的行為描述是否能達(dá)到所要求的功能。這種轉(zhuǎn)化稱之為高層次綜合或者行為級(jí)綜合。 EDA 綜合軟件只能將 RTL 級(jí)描述綜合成邏輯電路。這種系統(tǒng)算法級(jí)行為域的描述可以盡量使用最簡(jiǎn)潔的語(yǔ)句而不必過(guò)多地考慮其硬件實(shí)現(xiàn)的諸因素 , 8 所以能較快建立系統(tǒng)行為模型 , 進(jìn)行行為仿真。一部分在軟件中設(shè)置 , 一部分以約束文件的形式存在。仿真時(shí)它作為最頂層的文件 , 從而可以觀察 FPGA 的輸出是否正確。其實(shí) , 在廠家提供的工藝庫(kù)中 , RAM 模型有行為級(jí)模型、門(mén)級(jí)模型、版圖級(jí)模型等。 FPGA 的設(shè)計(jì)流程和相關(guān)概念說(shuō)明如下 : 庫(kù) : 指 FPGA 器件廠家提供的工藝庫(kù)和 EDA 工具提供的標(biāo)準(zhǔn)通用庫(kù) (如 IEEE 庫(kù)等 )。但在實(shí)際情況中往往把算法級(jí)行為域描述或者 RTL 級(jí)行為域描述都稱為行為級(jí)描述。修改后要重新走一遍流程。下圖所示即為 Cyclone 系列的 FPGA 芯片的邏輯單元 (LE)組成 . 圖 FPGA芯片的邏輯單元圖 FPGA 設(shè)計(jì)步驟 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段 的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿真 )、邏輯綜合、布線前門(mén)級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門(mén)級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。全局網(wǎng)絡(luò)是連線資源中的特殊連線 , 其性能比普通連線要好得多 , 它延伸到器件內(nèi)所有的資源位置。 FPGA 的內(nèi)部結(jié)構(gòu)大致分為 5 個(gè)部分 : 均勻分布的邏輯塊組成的邏輯陣列 , 輸入 I/O 輸出塊 ( I/O 塊 ) , 連線資源 ,全局網(wǎng)絡(luò) , 嵌入式資源。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FP