【正文】 因?yàn)橛型趵蠋煹南ば闹笇?dǎo)，使我對(duì) EDA 技術(shù)有了更深的認(rèn)識(shí)，同時(shí)也讓我對(duì) QuartusⅡ軟件產(chǎn)生了濃厚的興趣。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 38 38 致謝 在 整個(gè)實(shí)訓(xùn)過(guò)程中 ，我首先要向 我的 指導(dǎo) 老師 王俊林 老師表示最真摯的謝意。 此次實(shí)訓(xùn)初始階段我們采用課本上的程序，但是由于課本上沒(méi)有給定各引腳的鎖定，我們沒(méi)能按照課本的方案完成實(shí)訓(xùn)，只能完成原理圖的設(shè)計(jì)，所以初始方案以失敗而告終。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 34 34 default: 。 98: BCDOut= 839。 96: BCDOut= 839。 94: BCDOut= 839。 92: BCDOut= 839。 90: BCDOut= 839。 88: BCDOut= 839。 86: BCDOut= 839。 84: BCDOut= 839。 82: BCDOut= 839。 80: BCDOut= 839。 78: BCDOut= 839。 76: BCDOut= 839。 74: BCDOut= 839。 72: BCDOut= 839。 70: BCDOut= 839。 68: BCDOut= 839。 66: BCDOut= 839。 64: BCDOut= 839。 62: BCDOut= 839。 60: BCDOut= 839。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 32 32 58: BCDOut= 839。 56: BCDOut= 839。 54: BCDOut= 839。 52: BCDOut= 839。 50: BCDOut= 839。 48: BCDOut= 839。 46: BCDOut= 839。 44: BCDOut= 839。 42: BCDOut= 839。 40: BCDOut= 839。 38: BCDOut= 839。 36: BCDOut= 839。 34: BCDOut= 839。 32: BCDOut= 839。 30: BCDOut= 839。 28: BCDOut= 839。 26: BCDOut= 839。 24: BCDOut= 839。 22: BCDOut= 839。 20: BCDOut= 839。 18: BCDOut= 839。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 30 30 16: BCDOut= 839。 14: BCDOut= 839。 12: BCDOut= 839。 10: BCDOut= 839。 8: BCDOut= 839。 6: BCDOut= 839。 4: BCDOut= 839。 2: BCDOut= 839。 always(DataIn)begin case (DataIn) 0: BCDOut= 839。 (2) BCD 模塊 module BCD(DataIn, BCDOut)。 when others = seg7=00000000。 when 0111 = seg7=11100000。 when 0011 = seg7=11110010。 end process。 end if。 blink(0) amp。 blink(0)amp。 when 111= if(k=39。 blink(0)amp。 link(0))。139。 end if。blink(1)amp。 blink(1)amp。 when 100 = if(k=39。blink(1)amp。 blink(1) blink(1))。 when 011 = if(k=39。 segctr=01000000。 else segDat=BCDH(3 downto 0) or (blink(2)amp。blink(2)amp。 end if。blink(2)amp。blink(2)amp。 case t is when 000 = if(k=39。 else if (clk39。)。 begin if (clr=39。 NBCD : BCD port map(Year, BCDN)。 end process。 end if。 end if。039。039。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 23 23 end if。 end if。 then set_reg=39。)then if (set=39。 end if。 end if。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 22 22 if (Min=59) then Min=(others=39。) then if set_reg=39。039。 else Mon=Mon+1。039。139。039。 else Hour=Hour+1。139。139。 else set_reg=39。 if (Year=63) then Year=000001。) then if set_reg=39。 when 01 = 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 20 20 if(k=39。 else Sec=Sec+1。 else Hour=Hour+1。 else Mon=Mon+1。 if (Mon=12) then Mon=000001。 if (Hour=23) then Hour=(others=39。)。039。 else if (clk39。039。 Year=000000。139。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 18 18 end if。 blink_clk=not blink_clk。139。039。139。 end case。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 17 17 when 001010 = d=011111。 when 000110 = d=011110。 end case。 when 110100 = d=011101。 when 100100 = d=011101。 when 010100 = d=011101。 end case。)。039。 end if。event and mode=39。 BEGIN process(mode) begin if (clr=39。 signal set_reg, blink_clk: std_logic。 signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto 0)。 控制按鍵 置數(shù)按鍵 基準(zhǔn)時(shí)鐘 動(dòng)態(tài)顯示譯碼 顯示 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 14 14 entity Clock is port( mode, set, clr, clk ,k:in std_logic。動(dòng)態(tài)顯示模塊是對(duì)計(jì)數(shù)器的計(jì)數(shù)進(jìn)行譯碼，送到 LED 顯示。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。 ，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 原理圖 硬件描述語(yǔ)言 波形圖 設(shè)計(jì)處理 優(yōu)化、綜合 適配、分割 布局、布線 設(shè)計(jì)完成 器件編程 功能仿真 時(shí)序仿真 器件測(cè)試 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 12 12 碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 verilog HDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。 (3) 可編程互連資源 IR。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時(shí)幾納秒（或者不延時(shí)）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。 CLB中的邏輯函數(shù)發(fā)生器 F和 G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn) 3輸入內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 9 9 變量的各種組合函數(shù)。 CLB中 3個(gè)邏輯函數(shù)發(fā)生器分別是 G、F和 H，相應(yīng)的輸出是 G’ 、 F’和 H’。這 3 種 可 編 程 電 路 是 ： 可 編 程 邏 輯 模 塊（ CLBConfigurable Logic Block） 、輸入 /輸出 模塊（ IOBI/O Block）和互連資源（ IR— Interconnect Resource） [2]。FPGA利用小型查找表（ 161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D觸發(fā)器 的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本 邏輯單元 模塊，這些模塊