【正文】 器的輸出 G’和 F’，而另一個(gè)輸入信號是來自信號變換電路的輸出 H1。 它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù) 選擇器等電路組成。 FPGA一般由 3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM 組成。 現(xiàn)場可編程門陣列（ FPGA）是可 編程器 件，與傳統(tǒng)邏輯 電路和門陣列（如 PAL， GAL及 CPLD器件）相比， FPGA具有不同的結(jié)構(gòu)。這樣就可以實(shí)現(xiàn)各種 EDA 工具的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。采用 HDL 語 言設(shè)計(jì)的突出優(yōu)點(diǎn)是：語言的公開性和利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 6 6 計(jì)；便于設(shè)計(jì)的復(fù)用，交流，保存和修改等。為了能更好地支持自頂向下的設(shè)計(jì)方法，現(xiàn)代的 EDA 工具能夠在系統(tǒng)進(jìn)行綜合和優(yōu)化，這樣就縮短了設(shè)計(jì)的周期，提高了設(shè)計(jì)效率。 EDA 技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和 EDA 軟件平臺來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。 因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。數(shù)字化的鐘表給人們帶來了極大的方便。 課題研究的必要性 如今的時(shí)代是科技是第一生產(chǎn)力的時(shí)期。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 本設(shè)計(jì)將從 EDA 中 FPGA 嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過對該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于 FPGA 的芯片系統(tǒng)與設(shè)計(jì) —— 萬年歷的設(shè)計(jì)與實(shí)現(xiàn)的必要性。 本設(shè)計(jì)采用的 VHDL和 Verilog HDL是兩種應(yīng)用最為廣泛硬件描述語言。 關(guān)鍵字 ： VHDL Verilog HDL EDA 萬年歷 萬年歷的設(shè)計(jì)與實(shí)現(xiàn)論文 目錄 一、緒論 .......................................................................1 選題背景 ............................................................................................1 課題相關(guān)技術(shù)的發(fā)展 .........................................................................1 課題研究的必要性 ............................................................................2 課題研究的內(nèi)容 ................................................................................3 二、 EDA 技術(shù) ..............................................................4 EDA 概述 ...........................................................................................4 什么是 EDA.......................................................................................4 EDA 的特點(diǎn) .......................................................................................5 三、 FPGA 簡介 ...........................................................7 FPGA 概述 .........................................................................................7 FPGA 開發(fā)編程原理 .........................................................................7 基本結(jié)構(gòu) .................................................................................8 FPGA 系統(tǒng)設(shè)計(jì)流程 ......................................................................10 四、萬年歷設(shè)計(jì)方案 ..................................................13 萬年歷的 原理 ..................................................................................13 實(shí)驗(yàn)程序 ........................................................................................13 實(shí)驗(yàn)連接 ........................................................................................34 萬年歷的設(shè)計(jì)與實(shí)現(xiàn)論文 實(shí)驗(yàn)仿真與實(shí)現(xiàn) .............................................................................35 五、實(shí)驗(yàn)結(jié)論與研究展望 ..........................................37 實(shí)驗(yàn)結(jié)論 ..........................................................................................37 研究展望 ..........................................................................................37 致謝 ............................................................................38 參考文獻(xiàn) ....................................................................39 內(nèi)蒙古大學(xué)鄂爾多斯學(xué)院 11 級自動化專業(yè) 1 1 緒論 選題背景 20 世紀(jì)末，數(shù)字電子技術(shù)飛速發(fā)展，有力的推動了社會生產(chǎn)力的發(fā)展和社會信息化的提高。萬年歷的設(shè)計(jì)與實(shí)現(xiàn)論文 萬年歷的設(shè)計(jì)與實(shí)現(xiàn) 摘要 ： 本設(shè)計(jì)為一個(gè)多功能的萬年歷，具有年、月、日、時(shí)、分、秒計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)數(shù)，具有校對功能。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)通過控制能夠完成年、月、日和時(shí)、分 、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時(shí)、切換、掃描功能。而現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。而采用 Verilog HDL進(jìn)行電路設(shè)計(jì)的最大優(yōu)點(diǎn)就是設(shè)計(jì)與工藝無關(guān)性。同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā) 周期。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。因此我們需要一個(gè)定時(shí)系統(tǒng)來提醒這些忙碌的人。 課題研究的內(nèi)容 本設(shè)計(jì)主要研究基于 FPGA的數(shù)字鐘，要求時(shí)間以 24小時(shí)為一個(gè)周期 ,顯示年、月、日、時(shí)、分、秒，可以對年、月、日、時(shí)、分及秒進(jìn)行單獨(dú)校對，使其校正到標(biāo)準(zhǔn)時(shí)間。 ” 什么是 EDA 20 世紀(jì) 90 年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 EDA 技術(shù)就是 依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯 描述手段完成設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 5 5 分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD/FPGA或?qū)Ｓ眉呻娐?ASIC(Application Specific Integrated Circuit)芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能 [1]。 EDA 的特點(diǎn) (1) 高層綜合和優(yōu)化。與傳統(tǒng)的原理圖設(shè)計(jì)方法相比， HDL 語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計(jì)者在比較抽象的層次上對所設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)和邏輯功能進(jìn)行描述。 現(xiàn)代 EDA 工具普遍采用標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，任何一個(gè) EDA 系統(tǒng)只要建立了一個(gè)符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的 EDA 工具儀器進(jìn)行設(shè)計(jì)工作。 [2]” FPGA采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 ” FPGA基本結(jié)構(gòu) FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。 (1) CLB是 FPGA的主要組成部分。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn) 4輸入變量的任意組合邏輯函數(shù)。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一 等），通過對 CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器 G、 F和 H的輸出可以連接到 CLB輸出端 X或 Y，并用來選擇觸發(fā)器的激勵(lì)輸入信號、時(shí)鐘有效邊沿、時(shí)鐘使能信號以及輸出信號。另一方面，邏輯函數(shù)發(fā)生器 F和G還可以作為器件內(nèi)高速 RAM或小的可讀寫存儲器使用，它由信號變換電路控制。每個(gè) IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。 當(dāng) IOB控制的引 腳被定義為輸出時(shí)， CLB陣列的輸出信號 OUT內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 10 10 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX送至輸出緩沖器，另一條是先存入輸出通路 D觸發(fā)器，再送至輸出緩沖器。 IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實(shí)現(xiàn)各 種電路的連接。 CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖 22所示。 verilog HDL文件。 verilog HDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布 局布線。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 CPLD/FPGA中。 use 。 end entity。 signal segDat: