【正文】 put[5:0] DataIn。B0000_0000。B0000_0010。B0000_0100。B0000_0110。B0000_1000。B0001_0000。B0001_0010。B0001_0100。B0001_0110。B0001_1000。B0010_0000。B0010_0010。B0010_0100。B0010_0110。B0010_1000。B0011_0000。B0011_0010。B0011_0100。B0011_0110。B0011_1000。B0100_0000。B0100_0010。B0100_0100。B0100_0110。B0100_1000。B0101_0000。B0101_0010。B0101_0100。B0101_0110。B0101_1000。B0110_0000。B0110_0010。B0110_0100。B0110_0110。B0110_1000。B0111_0000。B0111_0010。B0111_0100。B0111_0110。B0111_1000。B1000_0000。B1000_0010。B1000_0100。B1000_0110。B1000_1000。B1001_0000。B1001_0010。B1001_0100。B1001_0110。B1001_1000。 endcase end endmodule 生成原件圖 如下所示 : 圖 原件圖 輸入信號(hào)： 時(shí)鐘 clk：接開(kāi)發(fā)板可調(diào)時(shí)鐘 SW7，選擇 100KHz頻率； 模式選擇 mode：接脈沖發(fā)生器模塊 EPI1。因此，我們選擇了第二套方案，依據(jù) KH310 系統(tǒng)的使用手冊(cè)，最終順利完成實(shí)訓(xùn)。 王俊林 老師 對(duì)學(xué)生認(rèn)真負(fù)責(zé)的態(tài)度 ，和深厚的理論知識(shí) 都使我 受 益匪淺。總之，謝謝王俊林老師的耐心指導(dǎo)。渾厚的知識(shí)，讓我折服；實(shí)踐 中的細(xì)節(jié)讓我佩服。設(shè)計(jì)的過(guò)程變的相對(duì)簡(jiǎn)單，容易修改等優(yōu)點(diǎn)，相信隨著電子技術(shù)的發(fā)展，萬(wàn)年歷的功能會(huì)更加多樣化，滿足人們的各種需要。 在此次實(shí)訓(xùn)過(guò)程中，學(xué)會(huì)了用 QuarterII 軟件進(jìn)行原理圖的繪制，熟悉了用 Verilog HDL 語(yǔ)言編寫程序，以及對(duì)其仿真等工作。B1001_1001。B1001_0111。B1001_0101。B1001_0011。B1001_0001。B1000_1001。B1000_0111。B1000_0101。B1000_0011。B1000_0001。B0111_1001。B0111_0111。B0111_0101。B0111_0011。B0111_0001。B0110_1001。B0110_0111。B0110_0101。B0110_0011。B0110_0001。B0101_1001。B0101_0111。B0101_0101。B0101_0011。B0101_0001。B0100_1001。B0100_0111。B0100_0101。B0100_0011。B0100_0001。B0011_1001。B0011_0111。B0011_0101。B0011_0011。B0011_0001。B0010_1001。B0010_0111。B0010_0101。B0010_0011。B0010_0001。B0001_1001。B0001_0111。B0001_0101。B0001_0011。B0001_0001。B0000_1001。B0000_0111。B0000_0101。B0000_0011。B0000_0001。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 29 29 reg[7:0] BCDOut。 END arch。 when 1010 = seg7=00000010。 when 0110 = seg7=10111110。 when 0010 = seg7=11011010。 end if。 segctr=00000001。 else segDat=BCDS(3 downto 0) or (blink(0) amp。blink(0)amp。 end if。 blink(0)amp。blink(0 amp。 when 110= if(k=39。 segctr=00001000。 else segDat=BCDM(3 downto 0) or (blink(1)amp。 blink(1)amp。 end if。blink(1)amp。blink(1)amp。 segctr=00100000。 blink(2))。 segctr=01000000。)then segDat=BCDN(3 downto 0) or (blink(2)amp。 segctr=10000000。 else segDat=BCDH(7 downto 4) or (blink(2)amp。blink(2)amp。) then t:=t+1。)。039。 process(clk) variable t :std_logic_vector(2 downto 0)。 SBCD : BCD port map(Sec, BCDS)。 end if。 end if。 end if。 if (Sec=59) then Sec=(others=39。) then if set_reg=39。039。 else Day=Day+1。039。139。039。 else Min=Min+1。139。139。 else set_reg=39。 if (Mon=12) then Mon=000001。) then if set_reg=39。 when 10 = if(k=39。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 21 21 else set_reg=39。)。 then set_reg=39。 else if (set=39。 end if。139。139。 end if。 end if。 end if。 end if。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 19 19 if (Day=d) then Day=000001。)。039。) then case state is when 00 = if (clk_t=11000011010011111) then clk_t:=(others=39。039。 clk_t:=(others=39。 Sec=000000。 begin if (clr=39。 end if。)。event and clk=39。 blink_t:=(others=39。 begin if (clr=39。 when others = d=011110。 when 001001 = d=011110。 when 000101 = d=011111。 when others = d=011100。 when 110000 = d=011101。 when 100000 = d=011101。 when 000010 = case Year is 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 16 16 when 010000 = d=011101。)。039。 when 01 = blink=(2=blink_clk, others=39。 end if。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 15 15 else if (mode39。 end ponent。 signal blink: std_logic_vector(2 downto 0)。 ARCHITECTURE arch OF Clock IS signal state: std_logic_vector(1 downto 0)。 use 。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 13 13 計(jì)數(shù)器 四、萬(wàn)年歷總體設(shè) 計(jì)方案 萬(wàn)年歷 原理 設(shè)計(jì)原理如圖 ： 圖 設(shè)計(jì)原理圖 計(jì)數(shù)器在正常情況下是對(duì) 1HZ 的頻率計(jì)數(shù)，在調(diào)整時(shí)間狀況下是對(duì)需要調(diào)整的時(shí)間模塊進(jìn)行計(jì)數(shù)；控制按鍵用來(lái)選擇是正常計(jì)數(shù)還是調(diào)整時(shí)間并決定調(diào)整時(shí)、分、秒；置數(shù)按鍵按下時(shí)，表示相應(yīng)的調(diào)整塊要加一，如要對(duì)小時(shí)調(diào)整時(shí)，顯示時(shí)間的 LED 管將閃爍且當(dāng)置數(shù)按鍵按下時(shí)，相應(yīng)的小時(shí)顯示要加一。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。綜合優(yōu)化是針對(duì) ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。 圖 流程內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 11 11 流程說(shuō)明： “自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 IOB輸出端配有兩只 MOS管，它們的柵極均可編程，使 MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。當(dāng) IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。 (2) 輸入 /輸出模塊 IOB。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。邏輯函數(shù)發(fā)生器 H有 3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生