【正文】 wire[2:0] LED_SEL_PAD。 wire CHOSE_PAD。 wire CLK_PAD。 // wire PULS1_PAD。 input[7:0] seg_reg_core。 // output puls1_core。 output[7:0] SEG_REG_PAD。 input PULS1_PAD。 else disp_dat=qmh。 else disp_dat=qfh。 else disp_dat=qsh。 else disp_dat=10。h00。 439。b0_0_0_0_0_1_1_1 。h6:seg_reg = 839。 439。b0_1_0_0_1_1_1_1 。h2:seg_reg = 839。 439。b1。 else m=0。 end else if(l==1) if(qn3==9) begin qn3=0。b1。 l=0。 end else qn1=qn1+139。 k=0。(qrh==dateh)amp。(qfh==5)amp。end endcase // end //nian wire yearen。h12: begin datel=1。end 39。dateh=3。h08: begin datel=1。end 39。dateh=3。h04: begin datel=0。end end 39。( qn%100!==0)|( qn%400==0)) begin datel=9。h01: begin datel=1。 end else qyh=qyh+139。 // always (posedge clk or negedge rstn) if(!rstn) begin qyh=0。 i=1。 i=0。 end else qrh=qrh+139。 h=0。 end else qrl=qrl+139。 end else if (f==1|(s1==1amp。b1。 f=0。 end else qsl=qsl+139。 end else if(d==1|(s3==1amp。b1。 d=0。 end else qfl=qfl+139。 c=0。 end else qmh=qmh+139。 always (posedge clk or negedge rstn) if(!rstn) begin qmh=0。 qml=0。 //second counter always (posedge clk or negedge rstn) if(!rstn) begin qml=0。 always(posedge clk or negedge rstn) if(!rstn) t1000=0。 always(posedge clk or negedge rstn) if(!rstn) {s3,d9,d8,d7}=0。rstn。 else {s2,d6,d5,d4}={~d6amp。 reg dd。d2,d2,d1,dp}。 always(posedge puls1 or negedge reset1) if(!reset1) dp=0。 assign reset1=~(~d3amp。 assign qy={qyh,qyl}。 wire[15:0] qn。 reg[3:0] qmh,qfh,qsh。 reg[3:0]disp_dat。 wire puls1,puls2,puls3。 input clk,rstn,chose。 PDO04CDG ledsel_2 (.I(led_selc[2]), .PAD(LED_SEL[2]))。 PDO04CDG segreg_6 (.I(seg_regc[6]), .PAD(SEG_REG[6]))。 PDO04CDG segreg_2 (.I(seg_regc[2]), .PAD(SEG_REG[2]))。 PDIDGZ chose(.PAD(CHOSE), .C (chosec))。 wire rstnc。 wire chosec。 wire RSTN。 wire CHOSE。 input RSTN。 input CHOSE。 沈陽(yáng)理工大學(xué)專業(yè)方向課程設(shè)計(jì)報(bào)告 19 參考文獻(xiàn) [1] Jan ， Anantha Chandrakasan， Borivoje .電 子工業(yè)出版社， [2] 李剛強(qiáng)，田斌，易克初 . FPGA 設(shè)計(jì)中關(guān)鍵問(wèn)題的研究 [J]電子技術(shù)應(yīng)用， 2021（ 6） [3] 杜慧敏 基于 Verilog 的 FPGA 設(shè)計(jì)基礎(chǔ) 西安電子科技大學(xué)出版社， 2021,2 [4] 鄒其洪 EDA 技術(shù)實(shí)驗(yàn)教程 中國(guó)電力出版社， 2021,2 [5] 江國(guó)強(qiáng) 基于 EDA 技術(shù)與應(yīng)用 電子工業(yè)出版社 2021,2 沈陽(yáng)理工大學(xué)專業(yè)方向課程設(shè)計(jì)報(bào)告 20 附錄 A：頂層設(shè)計(jì)源代碼 module dcLabTop( PULS1, PULS2, PULS3, CHOSE, CLK, SEG_REG, LED_SEL, RSTN)。到最后還是我自己解決，于是我明白了有些事靠別人不靠譜。 后仿真結(jié)果如圖 。 圖 幾何規(guī)則檢查報(bào)告 沈陽(yáng)理工大學(xué)專業(yè)方向課程設(shè)計(jì)報(bào)告 16 連線的連接性檢查報(bào)告如下。 SOC Encounter 軟件正常啟動(dòng)后按照以下流程操作： 1) Design_import，讀入設(shè)計(jì)所需要的庫(kù)文件和設(shè)計(jì)文件； 2) FloorPlan，對(duì)整個(gè)版圖進(jìn)行布局規(guī)劃； 3) Global Net Connection，把標(biāo)準(zhǔn)單元，電源 PAD 等版圖中用到的 cell 的 pin 和電源的 一一對(duì)應(yīng)起來(lái)； 4) Add Power Rings，添加 core 的電源環(huán)和地環(huán)，在數(shù)字標(biāo)準(zhǔn)單元區(qū)域的周圍放置power ring，用于提供數(shù)字部分的電源和地； 5) Add Stripes，用于在芯片中插入一些橫的豎的電源線，保證供電； 沈陽(yáng)理工大學(xué)專業(yè)方向課程設(shè)計(jì)報(bào)告 14 6) Special Route (SRoute)，把標(biāo)準(zhǔn)單元的電源以及給 core 供電的電源 pad 和 core 電源環(huán)連接起來(lái)； 7) Placement Blockage，在電源的 Stripes 和 Routing 的 blockage 的地方放置一些blockage，防止在這些地方； 8) Placement，放置標(biāo)準(zhǔn)單元； 9) Trail Routing，進(jìn)行初步的布線，布線完成進(jìn)行 setup time 的時(shí)序分析和優(yōu)化； 10) Create Clock Tree，為大扇出的時(shí)鐘線布時(shí)鐘樹，完成建立時(shí)鐘樹后進(jìn)行 hold time時(shí)序分析和優(yōu)化； 11) NanoRoute，細(xì)節(jié)優(yōu)化布線，是 encounter 的最強(qiáng)大工具，用于細(xì)節(jié)、優(yōu)化布線。一般必須要有時(shí)序文件 lib、 SI 工具 CeltIC 進(jìn)行信號(hào)完整性分析的 cdb 文件、用于 RC 提取的電容表文件 capTbl、綜合工具輸出的門級(jí)綜合網(wǎng)表、定義工藝的版圖交換文件 LEF（ Library Exchange Format）、時(shí)序約束的 sdc（ Synthesis Design Constraints）文件、 PAD 位置約束的 io 文件。進(jìn)入 Tcl 命令界面，命令如下： cd dcLab /work dc_shellt 運(yùn)行后，讀入文件將在終端得到如下圖圖 界面，即已 經(jīng)進(jìn)入 DC 的 Tcl 命令界面。 綜合環(huán)境 /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/synopsys/dc2021/libraries/syn/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/synopsys/dc2021/libraries/syn/ /opt/eda/synopsys/dc2021/libraries/syn/ 沈陽(yáng)理工大學(xué)專業(yè)方向課程設(shè)計(jì)報(bào)告 11 綜合過(guò)程 綜合流程 按照所定義的電路的測(cè)量特征所要達(dá)到的目標(biāo)， Design Compiler綜合一個(gè)電路并將其放入目標(biāo)庫(kù)中，這樣可以生成適用于你的計(jì)算機(jī)輔助設(shè)計(jì)工程（ CAE）工具的原理圖或網(wǎng)表。 . 文件即啟動(dòng)項(xiàng)文件： 在這個(gè)文件中，需要將所用到的庫(kù)單元文件的路徑和電路設(shè)計(jì)文件所存放的路徑寫入，以便軟件在工作時(shí)能夠找到這些文件并正確識(shí)別，本設(shè)計(jì)將它存放在 work 目錄下。 tcl語(yǔ)句如下： write_sdf version ../output/ 輸出面積文件。 tcl 語(yǔ)句如下： pile map high 輸出時(shí)序報(bào)告。 tcl 語(yǔ)句如下： set_load pin_load 2 [get_ports SEG_REG] set_load pin_load 2 [get_ports LED_SEL] 設(shè)定扇出最大負(fù)載能力。 tcl 語(yǔ)句如下： set_dont_touch_work [get_ports RSTN] set_ideal_work [get_ports RSTN] 檢查時(shí)序。 tcl 語(yǔ)句如下： set_clock_transition max [get_clocks clk] 設(shè)定輸入信號(hào)最大時(shí)間延時(shí)。針對(duì)本次設(shè)計(jì)，采用全同步，雙時(shí)鐘工作的實(shí)際情況。 tcl語(yǔ)句如下： current_design dcLabTop 設(shè)定當(dāng)前設(shè)計(jì)后，要完成鏈接，也就是將 設(shè)計(jì)與庫(kù)鏈接起來(lái)，用于映射過(guò)程中搜索相應(yīng)的單元，完成綜合。 輸入為 puls puls puls chose，輸出為 dout，他們都是由 CLK 信號(hào)同步控制，所以這些信號(hào)延時(shí)約占時(shí)鐘信號(hào)的 60%，即輸入輸出延時(shí)設(shè)置為 6000ns。 電路功能仿真結(jié)果 這里仿真結(jié)果，如下圖。這里構(gòu)造一個(gè)測(cè)試平臺(tái)，相應(yīng)文件為 ，其中將位于文件 中的激勵(lì)信號(hào)引入，加載到例化的功能模塊中，測(cè)試平臺(tái)設(shè)定時(shí)間單位為 1us，并引用電路模塊。 3) 時(shí)間 調(diào)整模塊， 當(dāng)分別按下 puls1,puls2,puls3 三個(gè) 開關(guān)對(duì)時(shí)分秒 或 年月日進(jìn)行遞增處理。 圖 TOP的功能框圖 根據(jù)選用的工藝庫(kù)，這里輸入 clk、 rstn、 puls puls puls chose 所選擇的 PAD為 PDIDGZ，輸出 dout 選擇的 PAD 為 PDO04CDG。 表 接口信號(hào)表 名稱 IO 屬性 描述 備注 clk in 輸入時(shí)鐘 ， 1KHZ 頻率 上升沿 有效 puls1 in 秒 或 日 的調(diào)時(shí)信號(hào) 高電平有效 數(shù)據(jù)產(chǎn)生 曼徹斯特編碼 曼徹斯特解碼 源碼輸出 曼徹斯特碼 輸出 時(shí)鐘 1 時(shí)鐘 2 時(shí)鐘 3 分頻器電路 基準(zhǔn)時(shí)鐘 沈陽(yáng)理工大學(xué)專業(yè)方向課程設(shè)計(jì)報(bào)告 4 puls2 in 分 和月的調(diào)時(shí) 信號(hào) 高電平有效 puls3 in 時(shí) 和年的調(diào)時(shí) 信號(hào) 高電平有效 rstn in 系統(tǒng)異步 復(fù)位信號(hào) 低電平有效 chose in 開關(guān)，高電平時(shí)輸出時(shí)分秒，低電平時(shí)輸出年 月日 顯示選擇 dout out 輸出信號(hào) 數(shù)碼管顯示 電路的功能框圖如下所示。編曼 徹斯特碼時(shí)，在一個(gè)碼元的開始時(shí)刻要對(duì)普通信號(hào)進(jìn)行一次采樣，并且有可能會(huì)發(fā)生一次跳變，在碼元的中間位置一定發(fā)生跳變，因此編碼信號(hào)的頻率是數(shù)據(jù)時(shí)鐘頻率的兩倍； 解碼曼徹斯特碼時(shí)， 我們需要一個(gè)頻率不小于奈奎斯特頻率的采樣時(shí)鐘，即采樣時(shí)鐘的頻率至少是曼徹斯特碼頻率的兩倍，且曼徹斯特碼的頻率是普通二進(jìn)制編碼信