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正文內(nèi)容

出租車計價器設(shè)計方案和功能介紹verilog、fpga-資料下載頁

2025-08-01 20:33本頁面

【導讀】2關(guān)于,有用信號leap=1,是否需要讓leap=0的問題。3在一個Verilog文件中,不可以在兩個always模塊中同時操作一個變量。5對于一些取值不能為0的變量,如year,month等,應該賦給初始值,以免顯示出錯。6對于reset這樣的點擊鍵應該寫成點擊形式,加上消抖程序。不應該用連加,以避免出錯。8怎么獲得一個變量,某時刻和該時刻之前的變量?9每一個verilog模塊不能包含太多阻塞賦值語句,否則編譯器會報錯。4等待時間計數(shù)模塊:在state=1且run=0時,開始計時。產(chǎn)生數(shù)據(jù)單位為分鐘,最小值位1分鐘,沒有小數(shù)。計價模塊位本出租車計價器中最核心和重要的模塊,如果該模塊編好,計價器就完成了一半。對時鐘模塊時鐘進行處理,判斷出現(xiàn)在是白天還是晚上,給里程單價和起步價提供判斷依據(jù)。在車處于計價等待時間時,8LED燈閃爍。這里只列舉控制模塊、里程計數(shù)模塊、時鐘模塊、等待時間計數(shù)模塊、計價模塊、數(shù)碼管驅(qū)動模塊、尾燈模塊。分頻模塊、消抖模塊和顯示模塊不在列舉。

  

【正文】 [7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b011_0000。 end //顯示3 439。h4 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b001_1001。 end //顯示4 439。h5 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b001_0010。 end //顯示5 439。h6 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0010。 end //顯示6 439。h7 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b111_1000。 end //顯示7 439。h8 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0000。 end //顯示8 439。h9 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b001_0000。 end //顯示9 439。ha : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_1000。 end //顯示a 439。hb : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0011。 end //顯示b 439。hc : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b100_0110。 end //顯示c 439。hd : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b010_0001。 end //顯示d 439。he : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0110。 end //顯示e //保留一個狀態(tài),用于閃屏,因此不顯示f//439。hf : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_1110。 end //顯示f default:begin sm_seg_r[7]=139。b1。 sm_seg_r[6:0] = 739。b111_1111。 end //不顯示,數(shù)碼管,熄滅 endcase endendmodule7 尾燈模塊module tail_light(clk, //4Hz時鐘 led_left, //左轉(zhuǎn)燈信號 led_stop, //停止燈信號 led_right, //右轉(zhuǎn)信號 led //8位LED燈輸出控制端 )。input clk,led_left,led_stop,led_right。output [7:0] led。reg [7:0] led,led_l,led_s,led_r。initial //初始化 begin led_l=839。b0000_0001。 led_s=839。b0000_0000。 led_r=839。b1000_0000。 endalways@(posedge clk) begin if(led_left==0amp。amp。led_stop==0amp。amp。led_right==0) led=839。b0000_0000。 //清屏 if(led_left==1) //左轉(zhuǎn),從右向左依次點亮8個LED燈 begin if(led_l==839。b1000_0000) led_l=839。b0000_0001。 else led_l=led_l1。 led=led_l。 end if(led_stop==1) //停止,8個LED燈同時閃亮 begin led_s=~led_s。 led=led_s。 end if(led_right==1) //右轉(zhuǎn),從左向右依次點亮8個LED燈 begin if(led_r==839。b0000_0001) led_r=839。b1000_0000。 else led_r=led_r1。 led=led_r。 end endendmodule三、總結(jié)感想(這是編程中遇到的一些問題的處理方法)1 復位鍵(reset)的使用心得(1)復位鍵按一次,復位。(2)長按復位鍵置數(shù)。為了實現(xiàn)該功能,可使用不同的時鐘信號。復位功能的時鐘用50MHz,置數(shù)功能的時鐘用1Hz。這樣按一次時鐘頻率高的可立即復位,長按時鐘頻率低的可實現(xiàn)置數(shù)。2 關(guān)于,有用信號leap=1,是否需要讓leap=0的問題。(1)如果是按鍵信號,按鍵沒有按下時leap=1無用信號,按鍵按下時leap=0有用信號,不需要復位信號。因為它本身有恢復功能,無需手動設(shè)置。(2)如果是自己設(shè)置的中間變量信號leap=1有效,用完后必須手動把信號恢復至leap=0。因為它本身沒有恢復功能,必須手動設(shè)置。3 在一個Verilog文件中,不可以在兩個always模塊中同時操作一個變量。4 數(shù)碼管閃爍(1)讓p與原數(shù)據(jù)按位或。(2)p=439。b0000,顯示原數(shù)據(jù);p=439。b0000,數(shù)碼管熄滅(3),讓p=~p。出現(xiàn)閃爍現(xiàn)象。5 對于一些取值不能為0的變量,如year,month等,應該賦給初始值,以免顯示出錯。6 對于reset這樣的點擊鍵應該寫成點擊形式,加上消抖程序。不應該用連加,以避免出錯。7 關(guān)于按鍵檢測問題 按鍵檢測時要檢測高電平,因為如果檢測低電平,該表示按鍵的變量默認是0,則等于按鍵已經(jīng)被按下了,如果檢測高電平則不會出現(xiàn)這種情況啊。(硬件電路不是檢測高電平,要通過軟件編程,轉(zhuǎn)化成檢測高電平)。8 怎么獲得一個變量,某時刻和該時刻之前的變量? 用非阻塞語句實現(xiàn)該功能。 (1)一個時鐘差 always@(posedge clk) begin distance1=distance。 distance2=distance1。 if(distance2!=distance1) begin end end (2)多個時鐘差 always@(posedge clk)//KEY消抖 begin count=count+139。b1。 if(count==500000) begin key_reg1=keyin。 count1=0。 end key_reg2=key_reg1。 keyout1=key_reg2amp。(!key_reg1)。//當掃描得到的兩個信號不同時,說明按鍵按下則輸出高電平電平脈沖 end9 每一個verilog模塊不能包含太多阻塞賦值語句,否則編譯器會報錯。盡可能多用非阻塞語句賦值。22附錄:總設(shè)計圖
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