出租車計(jì)價(jià)器設(shè)計(jì)方案和功能介紹verilog、fpga-資料下載頁(yè)
2025-08-01 20:33本頁(yè)面
【導(dǎo)讀】2關(guān)于，有用信號(hào)leap=1，是否需要讓leap=0的問(wèn)題。3在一個(gè)Verilog文件中，不可以在兩個(gè)always模塊中同時(shí)操作一個(gè)變量。5對(duì)于一些取值不能為0的變量，如year，month等，應(yīng)該賦給初始值，以免顯示出錯(cuò)。6對(duì)于reset這樣的點(diǎn)擊鍵應(yīng)該寫成點(diǎn)擊形式，加上消抖程序。不應(yīng)該用連加，以避免出錯(cuò)。8怎么獲得一個(gè)變量，某時(shí)刻和該時(shí)刻之前的變量？9每一個(gè)verilog模塊不能包含太多阻塞賦值語(yǔ)句，否則編譯器會(huì)報(bào)錯(cuò)。4等待時(shí)間計(jì)數(shù)模塊：在state=1且run=0時(shí)，開始計(jì)時(shí)。產(chǎn)生數(shù)據(jù)單位為分鐘，最小值位1分鐘，沒(méi)有小數(shù)。計(jì)價(jià)模塊位本出租車計(jì)價(jià)器中最核心和重要的模塊，如果該模塊編好，計(jì)價(jià)器就完成了一半。對(duì)時(shí)鐘模塊時(shí)鐘進(jìn)行處理，判斷出現(xiàn)在是白天還是晚上，給里程單價(jià)和起步價(jià)提供判斷依據(jù)。在車處于計(jì)價(jià)等待時(shí)間時(shí)，8LED燈閃爍。這里只列舉控制模塊、里程計(jì)數(shù)模塊、時(shí)鐘模塊、等待時(shí)間計(jì)數(shù)模塊、計(jì)價(jià)模塊、數(shù)碼管驅(qū)動(dòng)模塊、尾燈模塊。分頻模塊、消抖模塊和顯示模塊不在列舉。
【正文】 [7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b011_0000。 end //顯示3 439。h4 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b001_1001。 end //顯示4 439。h5 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b001_0010。 end //顯示5 439。h6 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0010。 end //顯示6 439。h7 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b111_1000。 end //顯示7 439。h8 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0000。 end //顯示8 439。h9 : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b001_0000。 end //顯示9 439。ha : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_1000。 end //顯示a 439。hb : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0011。 end //顯示b 439。hc : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b100_0110。 end //顯示c 439。hd : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b010_0001。 end //顯示d 439。he : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_0110。 end //顯示e //保留一個(gè)狀態(tài)，用于閃屏，因此不顯示f//439。hf : begin sm_seg_r[7]=DP[count139。b1]。 sm_seg_r[6:0] = 739。b000_1110。 end //顯示f default:begin sm_seg_r[7]=139。b1。 sm_seg_r[6:0] = 739。b111_1111。 end //不顯示,數(shù)碼管，熄滅 endcase endendmodule7 尾燈模塊module tail_light(clk, //4Hz時(shí)鐘 led_left, //左轉(zhuǎn)燈信號(hào) led_stop, //停止燈信號(hào) led_right, //右轉(zhuǎn)信號(hào) led //8位LED燈輸出控制端 )。input clk,led_left,led_stop,led_right。output [7:0] led。reg [7:0] led,led_l,led_s,led_r。initial //初始化 begin led_l=839。b0000_0001。 led_s=839。b0000_0000。 led_r=839。b1000_0000。 endalways@(posedge clk) begin if(led_left==0amp。amp。led_stop==0amp。amp。led_right==0) led=839。b0000_0000。 //清屏 if(led_left==1) //左轉(zhuǎn),從右向左依次點(diǎn)亮8個(gè)LED燈 begin if(led_l==839。b1000_0000) led_l=839。b0000_0001。 else led_l=led_l1。 led=led_l。 end if(led_stop==1) //停止,8個(gè)LED燈同時(shí)閃亮 begin led_s=~led_s。 led=led_s。 end if(led_right==1) //右轉(zhuǎn),從左向右依次點(diǎn)亮8個(gè)LED燈 begin if(led_r==839。b0000_0001) led_r=839。b1000_0000。 else led_r=led_r1。 led=led_r。 end endendmodule三、總結(jié)感想（這是編程中遇到的一些問(wèn)題的處理方法）1 復(fù)位鍵（reset）的使用心得（1）復(fù)位鍵按一次，復(fù)位。（2）長(zhǎng)按復(fù)位鍵置數(shù)。為了實(shí)現(xiàn)該功能，可使用不同的時(shí)鐘信號(hào)。復(fù)位功能的時(shí)鐘用50MHz，置數(shù)功能的時(shí)鐘用1Hz。這樣按一次時(shí)鐘頻率高的可立即復(fù)位，長(zhǎng)按時(shí)鐘頻率低的可實(shí)現(xiàn)置數(shù)。2 關(guān)于，有用信號(hào)leap=1，是否需要讓leap=0的問(wèn)題。（1）如果是按鍵信號(hào)，按鍵沒(méi)有按下時(shí)leap=1無(wú)用信號(hào)，按鍵按下時(shí)leap=0有用信號(hào)，不需要復(fù)位信號(hào)。因?yàn)樗旧碛谢謴?fù)功能，無(wú)需手動(dòng)設(shè)置。（2）如果是自己設(shè)置的中間變量信號(hào)leap=1有效，用完后必須手動(dòng)把信號(hào)恢復(fù)至leap=0。因?yàn)樗旧頉](méi)有恢復(fù)功能，必須手動(dòng)設(shè)置。3 在一個(gè)Verilog文件中，不可以在兩個(gè)always模塊中同時(shí)操作一個(gè)變量。4 數(shù)碼管閃爍（1）讓p與原數(shù)據(jù)按位或。（2）p=439。b0000，顯示原數(shù)據(jù)；p=439。b0000，數(shù)碼管熄滅（3），讓p=~p。出現(xiàn)閃爍現(xiàn)象。5 對(duì)于一些取值不能為0的變量，如year，month等，應(yīng)該賦給初始值，以免顯示出錯(cuò)。6 對(duì)于reset這樣的點(diǎn)擊鍵應(yīng)該寫成點(diǎn)擊形式，加上消抖程序。不應(yīng)該用連加，以避免出錯(cuò)。7 關(guān)于按鍵檢測(cè)問(wèn)題 按鍵檢測(cè)時(shí)要檢測(cè)高電平，因?yàn)槿绻麢z測(cè)低電平，該表示按鍵的變量默認(rèn)是0，則等于按鍵已經(jīng)被按下了，如果檢測(cè)高電平則不會(huì)出現(xiàn)這種情況啊。(硬件電路不是檢測(cè)高電平，要通過(guò)軟件編程，轉(zhuǎn)化成檢測(cè)高電平)。8 怎么獲得一個(gè)變量，某時(shí)刻和該時(shí)刻之前的變量？ 用非阻塞語(yǔ)句實(shí)現(xiàn)該功能。 （1）一個(gè)時(shí)鐘差 always@(posedge clk) begin distance1=distance。 distance2=distance1。 if(distance2!=distance1) begin end end （2）多個(gè)時(shí)鐘差 always@(posedge clk)//KEY消抖 begin count=count+139。b1。 if(count==500000) begin key_reg1=keyin。 count1=0。 end key_reg2=key_reg1。 keyout1=key_reg2amp。(!key_reg1)。//當(dāng)掃描得到的兩個(gè)信號(hào)不同時(shí),說(shuō)明按鍵按下則輸出高電平電平脈沖 end9 每一個(gè)verilog模塊不能包含太多阻塞賦值語(yǔ)句，否則編譯器會(huì)報(bào)錯(cuò)。盡可能多用非阻塞語(yǔ)句賦值。22附錄：總設(shè)計(jì)圖
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1