【導(dǎo)讀】及取得的研究成果。據(jù)我所知，除了文中特別加以標(biāo)注和致謝的地方。獲得電子科技大學(xué)或其它教育機(jī)構(gòu)的學(xué)位或證書而使用過的材料。說明并表示謝意。的規(guī)定，有權(quán)保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和磁盤，允許論文被查閱和借閱。是在PAL、GAL、EPLD等可編程器件基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。可編程門陣列FPGA與專用集成電路ASIC之間的性能差異正在逐漸減小。課題的目的是研究工作電壓為V的FPGA芯。本課題打破了FPGA核心關(guān)鍵設(shè)計(jì)技術(shù)和產(chǎn)品制造被國(guó)外公司所壟斷的不。其中I/O管腳資源為180的FPGA產(chǎn)品具有小于的輸入延時(shí)。和小于的輸出延遲，并能夠滿足FPGA芯片200MHz的最高工作頻率。經(jīng)仿真驗(yàn)證，該系列FPGA產(chǎn)品所達(dá)到的主要技術(shù)參數(shù)指標(biāo)，積，而且能夠支持多種不同的接口標(biāo)準(zhǔn)。本文所設(shè)計(jì)的多標(biāo)準(zhǔn)高性能接口電路已應(yīng)用在采用陶瓷封裝形式的FPGA中，他系列產(chǎn)品的設(shè)計(jì)均按型譜項(xiàng)目的進(jìn)度要求正在進(jìn)行中。打破了國(guó)外對(duì)該系列器件的禁運(yùn)，為我軍關(guān)鍵電子元器件的國(guó)產(chǎn)化貢獻(xiàn)了力量。

　　

【正文】 環(huán)境和自帶延遲鎖相環(huán) DLL 功能的芯片出現(xiàn)。 第一章 緒 論 13 未來 發(fā)展趨勢(shì) 目前， FPGA 隨著大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入 ―片上可編程系統(tǒng) ‖(SOPC)的新紀(jì)元；芯片朝著高密度、低壓、低功耗方向挺進(jìn)；國(guó)際各大公司都在積極擴(kuò)充其 IP 庫(kù)，以優(yōu)化的 資源更好的滿足用戶的需求，擴(kuò)大市場(chǎng)。特別是引人注目的所謂 FPGA 動(dòng)態(tài)可重構(gòu)技術(shù)的開拓，將推動(dòng)數(shù)字系統(tǒng)設(shè)計(jì)觀念的巨大轉(zhuǎn)變。以上歸納起來有以下幾點(diǎn)： (1)、深亞微米技術(shù)的發(fā)展正在推動(dòng)了片上系統(tǒng) (SOPC)的發(fā)展越來越多的復(fù)雜IC 需要利用 SOPC 技術(shù)來制造。隨著深亞微米技術(shù)的發(fā)展，使 SOPC 的實(shí)現(xiàn)成為可能。與以往的芯片設(shè)計(jì)不同， SOPC 需要對(duì)設(shè)計(jì) IC 和在產(chǎn)品中實(shí)現(xiàn)的方法進(jìn)行根本的重新評(píng)價(jià)。為了實(shí)現(xiàn) SOPC，國(guó)際上著名的現(xiàn)場(chǎng)可編程邏輯器件的廠商 Altera公司、 Xilinx 公司都為此在努力，開發(fā)出適于系統(tǒng)集成的新 器件和開發(fā)工具，這又進(jìn)一步促進(jìn)了 SOPC 的發(fā)展； (2)、芯片朝著高密度、低壓、低功耗的方向挺進(jìn)采用深亞微米的半導(dǎo)體工藝后，器件在性能提高的同時(shí)，價(jià)格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對(duì)現(xiàn)場(chǎng)可編程器件的低壓、低功耗的要求日益迫切。因此，無論那個(gè)廠家、哪種類型的產(chǎn)品，都在瞄準(zhǔn)這個(gè)方向而努力； (3)、 IP 庫(kù)的發(fā)展及其作用。為了更好的滿足設(shè)計(jì)人員的需要，擴(kuò)大市場(chǎng)，各現(xiàn)場(chǎng)可編程邏輯器件的廠商都在不斷的擴(kuò)充其知識(shí)產(chǎn)權(quán) (IP)核心庫(kù)。這些 IP 庫(kù)都是預(yù)先定義、經(jīng)過測(cè)試和驗(yàn)證優(yōu)化的，可保證正確的功能。設(shè)計(jì)人員可以利 用這些現(xiàn)成的 IP 庫(kù)資源，高效準(zhǔn)確的完成復(fù)雜片上的系統(tǒng)設(shè)計(jì)。典型的 IP 核心庫(kù)有Xilinx 公司提供的 LogiCORE 和 AllianceCORE； (4)、 FPGA 動(dòng)態(tài)可重構(gòu)技術(shù)意義深遠(yuǎn) ， 隨著數(shù)字邏輯系統(tǒng)功能復(fù)雜化的需求，單片系統(tǒng)的芯片正朝著超大規(guī)模、高密度的方向發(fā)展 ， 一旦實(shí)現(xiàn)了 FPGA 的動(dòng)態(tài)重構(gòu)，則將引發(fā)數(shù)字系統(tǒng)的設(shè)計(jì)的思想的巨大轉(zhuǎn)變。 (5)、向高速、高密度的百萬門級(jí)發(fā)展。由于應(yīng)用要求的對(duì) I/O 接口速度和 FPGA集成邏輯資源的要求越來越高，更加高速的 I/O 和更高的集成度將會(huì)逐漸出現(xiàn)在未來的 FPGA芯片中。目 前已經(jīng)在最新的 FPGA芯片中出現(xiàn)了傳輸速度可達(dá)到 11Gbps的高速 Rocket I/O 接口，而集成度也逐漸達(dá)到 500 萬 —1000 萬門的水平。 主要內(nèi)容 、創(chuàng)新 及 論文 安排 本課題來源為總裝備部國(guó)防技術(shù)重點(diǎn)預(yù)研項(xiàng)目和國(guó)家 863 高技術(shù)研究發(fā)展計(jì)電子科技大學(xué)碩士學(xué)位論文 14 劃，項(xiàng)目應(yīng)用于國(guó)防重點(diǎn)工程。 著重對(duì)兼容多標(biāo)準(zhǔn)可編程配置 I/O 接口電路設(shè)計(jì)技術(shù)， FPGA 芯片內(nèi)部的模擬電源和上電復(fù)位電路結(jié)構(gòu)的設(shè)計(jì)和驗(yàn)證 技術(shù) ， FPGA 系列產(chǎn)品中模擬電路的設(shè)計(jì)與驗(yàn)證 技術(shù) ， FPGA 芯片 可編程 I/O 接口 電路的測(cè)試驗(yàn)證方法進(jìn)行了研究 與 分析。 本文主要內(nèi)容有以下 幾點(diǎn)： 使用 Xilinx 公司的 XCV100 芯片進(jìn)行試驗(yàn)，通過 ISE 軟件修改配置點(diǎn)，得到在各種接口標(biāo)準(zhǔn)情況下的輸入輸出驅(qū)動(dòng)能力變化情況和配置文件。利用華微公司開發(fā)的基于 XCV100 配置規(guī)律的配置點(diǎn)分析軟件， 逆向 分析在各不同接口標(biāo)準(zhǔn)輸入輸出情況下的配置點(diǎn)變化規(guī)律， 掌握 I/O 的基本架構(gòu)， 結(jié)合配置規(guī)律確定 I/O 接口電路的配置點(diǎn) 和 設(shè)計(jì) 要求 ； 根據(jù) 應(yīng)用 設(shè)計(jì) 要求 ，提出了可編程邏輯器件 I/O 接口電路的設(shè)計(jì)方法 、 架構(gòu)組成與工作機(jī)理。 正向 提供了一種可兼容多種接口標(biāo)準(zhǔn)，并且具有 5V 容許和WeakKeeper 功能的 I/O 接口電 路的設(shè)計(jì)方法； 根據(jù) FPGA 芯片中 SRAM 和 DLL 的應(yīng)用需要，確定了 SRAM 和 DLL 電源的設(shè)計(jì)方法 、 架構(gòu)組成 、 工作機(jī)理和各關(guān)鍵參數(shù)大??； 根據(jù) FPGA 芯片在配置過程中的應(yīng)用需要，確定 POWERON 上電復(fù)位電路和內(nèi)部配置時(shí)鐘發(fā)生電路的設(shè)計(jì)方法，架構(gòu)組成與工作機(jī)理和各關(guān)鍵參數(shù)大??； 根據(jù) TSMC 所 提供的工藝庫(kù)，利用 Spectre(Cadence)、 Hsim(Nassda)等 EDA 軟件對(duì)各個(gè)模擬電路模塊及總體電路進(jìn)行仿真，并對(duì)仿真結(jié)果進(jìn)行分析與計(jì)算，確保所設(shè)計(jì)的電路滿足性能指標(biāo)要求； 利用 Virtuoso LE(Cadence)進(jìn)行版圖設(shè)計(jì)，并采用 Calibre(Mentor)完成版圖的DRC、 ERC、 LVS 等后級(jí)驗(yàn)證。 針對(duì)該電路進(jìn)行測(cè)試方案設(shè)計(jì)，以便于投片后芯片的測(cè)試。 在研制 具有 180 個(gè)可用 I/O 資源的 FPGA 的基礎(chǔ)上，利用已突破的核心設(shè)計(jì)技術(shù)，正向設(shè)計(jì)了 FPGA 系列品種。產(chǎn)品經(jīng)過測(cè)試符合設(shè)計(jì)要求，進(jìn)一步的可靠性測(cè)試和申請(qǐng)考核的工作正在進(jìn)行中。 本文的主要?jiǎng)?chuàng)新點(diǎn)為利用 SRAM 陣列的設(shè)計(jì)技術(shù)可以實(shí)現(xiàn)在系統(tǒng)可編程的特性，結(jié)合模擬電路設(shè)計(jì)方法的特點(diǎn)，提供了一種能夠同時(shí)滿足多標(biāo)準(zhǔn)接口應(yīng)用與可動(dòng)態(tài)配置要求的 I/O 接 口電路結(jié)構(gòu)。該結(jié)構(gòu)相比過去的各種 I/O 接口電路結(jié)構(gòu)而言，不但節(jié)約了芯片面積，而且能夠支持更多的接口標(biāo)準(zhǔn) ；通過使用多閾值工藝和 低功耗設(shè)計(jì) ，降低 了 芯片功耗 ；采用高可靠性 和全溫區(qū) 設(shè)計(jì) ，提高芯片工作可靠性。該產(chǎn)品目前 可 根據(jù)用戶需要 提供多種陶瓷封裝形式的產(chǎn)品。 第一章 緒 論 15 論文結(jié)構(gòu)方面，本文主要由以下幾部分構(gòu)成： 第一章：介紹 現(xiàn)場(chǎng)可編程門陣列 的國(guó) 內(nèi)外現(xiàn)狀及發(fā)展動(dòng)態(tài)，分析了 FPGA 和ASIC 技術(shù)并進(jìn)行了對(duì)比，論述了本 課題 的 來源和實(shí)用價(jià)值，并對(duì)本文的章節(jié)進(jìn)行安排。 第二章： 由于 可編程器件具有靈活的可編程性， 而 這種可編程性需要有 靈活的 配置 架構(gòu) 支持。因此，需要從 架構(gòu)與算法的角度 研究 和 分析 FPGA 架構(gòu) 設(shè)計(jì) 技術(shù) ， 本 章 節(jié) 即 針對(duì) 學(xué)術(shù) 與 商業(yè) FPGA 架構(gòu) 和算法 進(jìn)行 了 介紹 。由于本文 重點(diǎn) 是FPGA 中 可編程多標(biāo)準(zhǔn)兼容 I/O 接口電路的設(shè)計(jì)方法 ， 因此 本 章 節(jié)討論了 常見I/O 接口電路的 設(shè)計(jì)背景與 設(shè)計(jì) 技術(shù)。 第三章： 詳細(xì)介紹了 基于 設(shè)計(jì)和應(yīng)用要求的 FPGA 多標(biāo)準(zhǔn)兼容可編程 I/O 核心電路的設(shè)計(jì)原理與設(shè)計(jì)方法，并給出了相應(yīng) 仿真曲線與 版圖 。 在 本章 節(jié) 還介紹了全局時(shí)鐘輸入端口的設(shè)計(jì)原理與設(shè)計(jì)方法。 第四章： 對(duì) FPGA 中 的電源系統(tǒng)、時(shí)鐘發(fā)生電路和上電復(fù)位電路 的設(shè) 計(jì)方法與設(shè)計(jì)原理 逐一 進(jìn)行了介紹，并給出了相應(yīng)仿真曲線與版圖 。 第五章： 提出了 FPGA 系列產(chǎn)品中模擬電路的設(shè)計(jì)方法，并總結(jié)出一套行之有效的 FPGA 系列產(chǎn)品正向設(shè)計(jì)流程 。 第六章：提出 針對(duì) FPGA 接口 I/O 電路的測(cè)試方案，以便于投片后芯片測(cè)試工作的順利進(jìn)行 。 第七章：總結(jié)本文所做的工作。電子科技大學(xué)碩士學(xué)位論文 16 第二章 FPGA 多標(biāo)準(zhǔn)兼容可編程 I/O 相關(guān) 技術(shù)研究 架構(gòu)技術(shù)研究 學(xué)術(shù) FPGA 架構(gòu) 技術(shù) 研究 FPGA 算法研究 對(duì)于設(shè)計(jì) FPGA 芯片這樣一個(gè)系統(tǒng)工程而言，僅僅從 FPGA 的硬件結(jié)構(gòu)方面去 進(jìn)行設(shè)計(jì)考慮是完全不夠的。這是由于 FPGA 是根據(jù) 邏輯綜合、物理綜合和布局布線 算法生成 相應(yīng)的 比特流配置文件進(jìn)行工作 的 ，因此在進(jìn)行 FPGA 的硬件結(jié)構(gòu)設(shè)計(jì)之前需要先確定 FPGA 邏輯綜合、物理綜合和布局布線所采用的算法，并按照相應(yīng)算法設(shè)計(jì)完成配置比特流生成所需要的軟件，同時(shí)再結(jié)合布局布線算法對(duì) FPGA 的硬件結(jié)構(gòu)進(jìn)行優(yōu)化以實(shí)現(xiàn)最佳的 FPGA 性能。 目前針對(duì) FPGA 邏輯綜合及物理綜合的算法已趨成熟，每個(gè)領(lǐng)域都出現(xiàn)了代表性的算法，單以面向查找表 (LUT)結(jié)構(gòu) FPGA 邏輯優(yōu)化及映射算法為例，算法研究集中出現(xiàn)在 80 年代末到 90 年代中期的約十年期間，代表性算法包括 Chortlecrf [10], XMap[11], TechMap [12], FlowMap[13]等。這些算法大體都是基于動(dòng)態(tài)規(guī)劃、裝箱(binpacking)， BDD 邏輯化簡(jiǎn)等方法。其中 ， 加州大學(xué)洛杉磯分校 (UCLA 從京生(Jason Cong) )教授提出的 FlowMap 算法證明并給出了多項(xiàng)式時(shí)間復(fù)雜度下的針對(duì)LUT 結(jié)構(gòu)進(jìn)行工藝映射的延遲最優(yōu)化算法， 成為具有里程碑意義 的研究成果。其后相關(guān)的研究迅速減少，直至近年來才又出現(xiàn)一些針對(duì)面積優(yōu)化、或在延遲最優(yōu)前提下 減少面積的研究如 IMAP[14], Hermes[15]等。 其他經(jīng)典的算法還包括兩極邏輯優(yōu)化的 QM 算法及 Espresso 算法，用于布局布線的模擬煺火 (Simulated Annealing)算法、力導(dǎo)向 (Forcedirected)算法、用于布線的 PathFinder 算法 [16]等。 隨著算法的成熟，集成這些算法的相關(guān)學(xué)術(shù)系統(tǒng)也相繼被開發(fā)出來，代表性的系統(tǒng)包括： I、 RTL 綜合： Odin 系統(tǒng) , UofT(多倫多大學(xué) ) II、邏輯優(yōu) 化： SIS 系統(tǒng) , UC Berkley III、工藝映射： RASP 系統(tǒng) , UCLA 第二章 FPGA 多標(biāo)準(zhǔn)兼容可編程 I/O 相關(guān)技術(shù)研究 17 IV、布局布線： VPR 系統(tǒng) , UofT 由于這些系統(tǒng)的出現(xiàn)，自然而普遍的想法是：既然算法已經(jīng)成熟，研究者“掌握了 FPGA 軟件流程中的核心算法和關(guān)鍵技術(shù)”，那么只需要在學(xué)術(shù)系統(tǒng)的基礎(chǔ)上加以簡(jiǎn)單修改，并增加用戶接口，就可以很容易地構(gòu)建商業(yè)化的 FPGA 開發(fā)工具。 正是基于這種思路，國(guó)內(nèi)外很多研究人員進(jìn)行了從研究到商用的轉(zhuǎn)化實(shí)踐，這其中典型的代表是 UCLA 的 Jason Cong 教授于 1998 年創(chuàng)立的 Aplus 公司。此前他們?cè)?FPGA 綜合方面已有近 10 余年的研究歷史，提出了里程碑的 FlowMap 算法，開發(fā)了著名的 RASP 學(xué)術(shù) FPGA 綜合系統(tǒng)，使用者包括全世界 16 個(gè)國(guó)家的 50多所大學(xué)及公司，該公司于 20xx 年被世界第四大 EDA 公司 Magma 收購(gòu)。而另一個(gè)典型代表是 ToU的 Jonathan Rose于 1998年在 VPR系統(tǒng)基礎(chǔ)上建立的 Right Track公司， 20xx 年被 Altera 收購(gòu)，完成了從研究到商用的成功轉(zhuǎn)換。 FPGA 整體架構(gòu) 研究 根據(jù)相 關(guān) 研究資料，選擇以 SRAM 陣列作為配置比特流的存儲(chǔ)單元，以多輸入 LUT 構(gòu)成基本的可配置邏輯單元。 2/122/12)2/1()/1()13()2]1)13[(2/11322 1(NKAANKp pKAApfKbpppbKT ot al???????????????? ??? (21) ]1)3/1112(1)/1112()(1)14(412[)1)((2/132/12/132/13)2/1()/1(33?????????????????????????????pNpKNppppKGLKKNNKKuKxKNCCT? (22) 根據(jù) LUT 輸入個(gè)數(shù) K 與 FPGA 芯片面積的公式 (21)和 LUT 輸入個(gè)數(shù) K 與延遲的公式 (22)可知，在深亞微米工藝下， 4 輸入的 LUT 可以獲得較好的面積利用率，而 5 輸入與 6 輸入 LUT 可以獲得更好的性能。因此，一般選擇 LUT 的輸入端數(shù)目在 4～ 6 之間 [17]。 針對(duì)兩種不同的 pin 分布方式進(jìn)行試驗(yàn)發(fā)現(xiàn)，上下式分布的布線資源占用相對(duì)較少，并且在水平與豎直方向溝道中布線通道數(shù)量比值參數(shù) Rh為 2 時(shí)，得到占用布線資源最少。而對(duì)于 pin 分布使用全周長(zhǎng)式四周分布的情況， FPGA 最好選擇電子科技大學(xué)碩士學(xué)位論文 18 Rh為 1 的正方形結(jié)構(gòu)，并且在沒有方向密度差異的情況可以實(shí)現(xiàn)面積利用效率的最大化和占用布線 資源最少。通過對(duì)比還發(fā)現(xiàn)最優(yōu)的全周長(zhǎng)式 pin 分布結(jié)構(gòu)的性能要好于最優(yōu) 情況下 的上下式 pin 分布結(jié)構(gòu)。后者比前者大約多 8%的布線資源占用率。 圖 21 ALU4 的布局布線示意圖 對(duì)于全周長(zhǎng)式四周分布的 FPGA 而言， Rh的最優(yōu)值隨著 FPGA 長(zhǎng)寬比的變化而變化，因?yàn)殚L(zhǎng)寬比值變化直接影響了芯片的周長(zhǎng)，從而使芯片的可用 I/O 的數(shù)量得到增加， Rh 的最優(yōu)值從正方形的 1 逐漸變?yōu)榫匦蔚?、 、 3。只要 Rh選取的數(shù)值合適，隨著長(zhǎng)寬比的增加，可用 I/O 數(shù)目也相應(yīng) 增加，但是芯片面積增加并不大，因此在設(shè)計(jì)設(shè)計(jì) FPGA 時(shí)經(jīng)常選擇全周長(zhǎng)式四周分布。 因此，對(duì)于一個(gè)系列的 FPGA 而言，隨著可用邏輯資源 CLB 的增加，芯片的長(zhǎng)寬比也發(fā)生變化，但是只要保證 Rh的數(shù)值是合適的數(shù)值，即水平與垂直方向的溝道中的布線通道的數(shù)值比值基本滿足最優(yōu)