【導(dǎo)讀】測(cè)量?jī)x等都可以通過(guò)超聲波來(lái)實(shí)現(xiàn)。利用超聲波檢測(cè)往往比較迅速、方便、計(jì)。算簡(jiǎn)單、易于做到實(shí)時(shí)控制。常見(jiàn)的一種超聲波測(cè)距原理是脈沖法，利用發(fā)射。激光相位法測(cè)距精度很高，但是實(shí)現(xiàn)起來(lái)比較復(fù)雜。一端發(fā)射超聲波，線(xiàn)纜的另一端接收，然后通過(guò)鑒相監(jiān)測(cè)兩點(diǎn)的相位差變化來(lái)測(cè)量?jī)牲c(diǎn)的相對(duì)運(yùn)動(dòng)距離。測(cè)量結(jié)果分為兩個(gè)。將兩個(gè)部分的相位差值映射到距離的變化上去，然后求和，即可得到距離的。整個(gè)系統(tǒng)的運(yùn)算等功能在CPLD中運(yùn)用硬件編程語(yǔ)言VHDL和原理圖實(shí)現(xiàn)。中存在誤差的分析。

　　

【正文】 由于 CPLD 的輸出信號(hào)的驅(qū)動(dòng)電流不夠大，不足以點(diǎn)亮或者不能點(diǎn)亮數(shù)碼管，所以在這里利用 NPN 三極管 反相驅(qū)動(dòng)數(shù)碼管 ，如圖 315 所示。 圖 315 數(shù)碼管顯示電路 如 圖 315 所示，數(shù)碼管的 A、 B、 C、 D、 E、 F、 G 和 DP 是數(shù)碼管的數(shù)據(jù)段，高電平有效而且是 四個(gè)數(shù)碼管公用 的 。 D D D D4 為四位數(shù)碼管的位選通信號(hào)，這里是低電平有效 ，每個(gè)信號(hào)輸入端接三極管的集電極三極管的輸入端基極是CPLD 的輸出通過(guò) 10K 的電阻接入的 ，三極管的發(fā)射極接地。 三極管在這里起到開(kāi)關(guān)西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 17 頁(yè) 的作用，當(dāng) CPLD 的信號(hào)輸出為高電平時(shí)，三極管導(dǎo)通使得數(shù)碼管的位選端接地有效。 CPLD 模塊 從芯片資源的利用率以及成本的考慮，這里采用的是 ALTERA 公司生產(chǎn)的 MAII系列的 EPM570T100C5 芯片。 圖 316 EPM570T100C5 芯片 本章小結(jié) 本章對(duì) 系統(tǒng)的外圍的硬件電路進(jìn)行逐級(jí)的介紹 ， 各個(gè)模塊的組合，為 CPLD 的正常工作 提供 支持。 每個(gè)模塊的功能能否正常工作，直接影響到整個(gè)系統(tǒng)功能的實(shí)現(xiàn)。尤其是積分比較模塊是對(duì)鑒相結(jié)果進(jìn)行模擬處理，使得數(shù)字鑒相結(jié)果轉(zhuǎn)換成模擬電壓量，消除了數(shù)字信號(hào)的很多雜波干擾，而且比較器的輸出為后面的整周期數(shù)的計(jì)數(shù)奠定了基礎(chǔ)。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 18 頁(yè) 第 4 章 CPLD 可編程功能實(shí)現(xiàn) 本章將 介紹系統(tǒng)的核心部分，即通過(guò)在 CPLD 中編程實(shí)現(xiàn)將相位差 的變化轉(zhuǎn)換成實(shí)際中的距離變化。本章中將對(duì)系統(tǒng)的各個(gè)功能模塊進(jìn)行詳細(xì)介紹，并對(duì)實(shí)現(xiàn)功能的方案比較及選擇做出論證。 CPLD 介紹及 EDA 設(shè)計(jì)流 程 CPLD 簡(jiǎn)介 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從 PAL和 GAL 器件發(fā)展 出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。 CPLD 主要是由可編程邏輯宏單元 (MC， Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶(hù)根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線(xiàn)進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避 免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。 特點(diǎn)：它具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 EDA 的設(shè)計(jì)流程 利用 EDA 技術(shù)進(jìn)行電 路設(shè)計(jì)的大部分工作是在 EDA 軟件工作平臺(tái)上進(jìn)行的，完整的了解利用 EDA 技術(shù)進(jìn)行設(shè)計(jì)開(kāi)發(fā)的流程對(duì)于正確的選擇和使用 EDA 軟件，優(yōu)先設(shè)計(jì)項(xiàng)目，提高設(shè)計(jì)效率十分有益。一個(gè)完整的、典型的 EDA 設(shè)計(jì)流程既是自頂向下設(shè)計(jì)方法的具體實(shí)施途徑，也是 EDA 工具軟件本身的組成結(jié)構(gòu)。在實(shí)踐中進(jìn)一步了解支持這一設(shè)計(jì)流程的諸多設(shè)計(jì)工具，有利于有效的排除設(shè)計(jì)中出現(xiàn)的問(wèn)題，以提高設(shè)計(jì)質(zhì)量和總結(jié)設(shè)計(jì)經(jīng)驗(yàn)。本節(jié)中主要介紹，課題中用到的 CPLD 開(kāi)發(fā)設(shè)計(jì)的主要流程。然后分別介紹在各個(gè)環(huán)節(jié)的具體操作方法和一些注意事項(xiàng)等。 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫(xiě)。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 19 頁(yè) 布 局、布線(xiàn)和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 整體設(shè)計(jì)流程圖如下圖 41 所示 。 圖 41 EDA 設(shè)計(jì)流程 1. 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備是設(shè)計(jì)者在進(jìn)行設(shè)計(jì)之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等。在本課題的設(shè)計(jì)之前就進(jìn)行了對(duì)整體的設(shè)計(jì)方案的反復(fù)論證，及其占用資源的分析從而確定應(yīng)該使用的可編程器件，避免資源的浪費(fèi)。而且可以達(dá)到提高工作效率的目的。 2. 設(shè)計(jì)輸入 設(shè)計(jì)輸入是將設(shè)計(jì)的電路或系統(tǒng)按照 EDA 開(kāi)發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程。設(shè)計(jì)輸入有多種方式，包括采用硬件描述語(yǔ)言（如VHDL 和 Verilog HDL）進(jìn)行設(shè) 計(jì)的文本輸入方式、圖形輸入方式和波形輸入方式，或者采用文本、圖形兩者混合的設(shè)計(jì)輸入方式。也可以采用自頂向下（ TopDown）的層次結(jié)構(gòu)設(shè)計(jì)方法，將多個(gè)輸入文件合并成一個(gè)設(shè)計(jì)文件等。 (1)圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用的方法。本課題中要用到原理圖輸入，這是一種最直接的設(shè)計(jì)輸入方式。它使用軟件系統(tǒng)提供的元器件庫(kù)及各種符號(hào)和連線(xiàn)畫(huà)出設(shè)計(jì)電路的原理圖，形成圖形輸入文件。這種方式大多用在對(duì)系統(tǒng)及各部分電路很熟悉的情況，或在系統(tǒng)對(duì)時(shí)間特性要求較高的場(chǎng)合。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于 信號(hào)的觀(guān)察和電路的調(diào)整。 (2)HDL 文本輸入方式 文本輸入是采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的方式。硬件描述語(yǔ)言有普通硬件描述語(yǔ)言和行為描述語(yǔ)言，它們用文本方式描述設(shè)計(jì)和輸入。普通硬件描述語(yǔ)言有 AHDL、 CUPL 等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 20 頁(yè) 方式。行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，有 VHDL、 Verilog HDL 等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無(wú)關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段就確立方案的可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間轉(zhuǎn)換也非常方 便。運(yùn)用 VHDL 或 Verilog HDL 硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)已是當(dāng)前的趨勢(shì)。 (3)混合輸入方式 所謂混合輸入方式就是結(jié)合上述圖形輸入和文本輸入兩種方式，產(chǎn)生的一種方法。它結(jié)合了兩種方法的優(yōu)點(diǎn)可以運(yùn)用 hdl 語(yǔ)言編寫(xiě)出各部分的功能模塊，生成原理圖文件，然后利用原理圖輸入的方式將整體電路連接起來(lái)實(shí)現(xiàn)功能。這樣電路的調(diào)試更加方便，可以分別對(duì)每個(gè)模塊調(diào)試仿真，大大提高了設(shè)計(jì)的效率?；谶@些優(yōu)點(diǎn)所以本課題采用了這樣的輸入方法，完成對(duì)整個(gè)電路的設(shè)計(jì)。 3. 設(shè)計(jì)處理 設(shè)計(jì)處理是 EDA 設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理階段，編 譯軟件對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)地進(jìn)行適配，最后產(chǎn)生編程用的編程文件。設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、設(shè)計(jì)優(yōu)化和綜合、適配和分割、布局和布線(xiàn)、生成編程數(shù)據(jù)文件等過(guò)程。 (1)設(shè)計(jì)編譯和檢查 設(shè)計(jì)輸入完成之后，立即進(jìn)行編譯。在編譯過(guò)程中，首先進(jìn)行語(yǔ)法檢驗(yàn)，如檢查原理圖的信號(hào)線(xiàn)有無(wú)漏接、信號(hào)有無(wú)雙重來(lái)源、文本輸入文件中關(guān)鍵詞有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的類(lèi)型及位置，供設(shè)計(jì)者修改。然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制并將編譯報(bào)告列出，指 明違反規(guī)則和潛在不可靠電路的情況以供設(shè)計(jì)者糾正。 (2)設(shè)計(jì)優(yōu)化和綜合 設(shè)計(jì)優(yōu)化主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化的結(jié)果使得設(shè)計(jì)所占用的邏輯資源（門(mén)數(shù)或邏輯元件數(shù)）最少：時(shí)間優(yōu)化的結(jié)果使得輸入信號(hào)經(jīng)歷最短的路徑到達(dá)輸出，即傳輸延遲時(shí)間最短。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化（即展平）。 (3)適配和分割 在適配和分割過(guò)程，確定優(yōu)化以后的邏輯能否與下載目標(biāo)器件CPLD 或 FPGA 中的宏單元和 I/O 單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。 如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。 分割工作可以全部自動(dòng)實(shí)現(xiàn)，也可以部分由用戶(hù)控制，還可以全部由用戶(hù)控制。分割時(shí)應(yīng)使所需器件數(shù)目和用于器件之間通信的引腳數(shù)目盡可能少。 (4)布局和布線(xiàn) 布局和布線(xiàn)工作是在設(shè)計(jì)檢驗(yàn)通過(guò)以后由軟件自動(dòng)完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的布線(xiàn)互連。布局和布線(xiàn)完成后，軟件會(huì)自動(dòng)生成布線(xiàn)報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 (5)生成編程數(shù)據(jù)文件 設(shè)計(jì)處理的最后 —步是產(chǎn)生可供器件編程使 用的數(shù)據(jù)文件。對(duì) CPLD 來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即 JEDEC（電子器件工程聯(lián)合會(huì)制定的標(biāo)準(zhǔn)格西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 21 頁(yè) 式，簡(jiǎn)稱(chēng) JED 文件）文件：對(duì)于 FPGA（ Field Programmable Gates Array，現(xiàn)場(chǎng)可編程門(mén)陣列）來(lái)說(shuō)，是生成位流數(shù)據(jù)文件（ Bitstream Generation，簡(jiǎn)稱(chēng) BG 文件 ）。 4. 時(shí)序仿真與功能仿真 設(shè)計(jì)校驗(yàn)過(guò)程包括功能仿真和時(shí)序仿真，這兩項(xiàng)工作是在設(shè)計(jì)處理過(guò)程中同時(shí)進(jìn)行的。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱(chēng)為前仿真。此時(shí)的仿真沒(méi)有延 時(shí)信息或者只有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時(shí)，這對(duì)于初步的功能檢測(cè)非常方便。仿真前，要先利用波形編輯器或硬件描述語(yǔ)言等建立波形文件或測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀(guān)察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。若發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線(xiàn)方案也會(huì)給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)汁的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等，是非常有必要的。 5. 器件編程下載 器件編程 是指將設(shè)計(jì)處理中產(chǎn)生的編程數(shù)據(jù)文件通過(guò)軟件放到具體的可編程邏輯器件中去。對(duì) CPLD 器件來(lái)說(shuō)，是將 JED 文件下載到 CPLD 器件中去：對(duì) FPGA 來(lái)說(shuō)，是將位流數(shù)據(jù) BG 文件配置到 FPGA 中去。 器件編程需要滿(mǎn)足一定的條件，如編程電壓、編程時(shí)序和編程算法等。普通的CPLD 器件和一次性編程的 FPGA 需要專(zhuān)用的編程器完成器件的編程工作?；赟RAM 的 FPGA 可以由 EPROM 或其他存儲(chǔ)體進(jìn)行配置。在系統(tǒng)可編程器件（ 1SPPLD）則不需要專(zhuān)門(mén)的編程器，只要一根與計(jì)算機(jī)互連的下載編程電纜就可以了。 6. 硬件測(cè)試與 設(shè)計(jì)驗(yàn)證 器件在編程完畢之后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行檢驗(yàn)、加密等工作，或采用邊界掃描測(cè)試技術(shù)進(jìn)行功能測(cè)試，測(cè)試成功后才完成其設(shè)計(jì)。 設(shè)計(jì)驗(yàn)證可以在 EDA 硬件開(kāi)發(fā)平臺(tái)上進(jìn)行。 EDA 硬件開(kāi)發(fā)平臺(tái)的核心部件是一片可編程邏輯器件 FPGA 或 CPLD，再附加一些輸入 /輸出設(shè)備，如按鍵、數(shù)碼顯示器、指示燈、喇叭等，還提供時(shí)序電路需要的脈沖源。將設(shè)計(jì)電路編程下載到 FPGA或 CPLD 中后，根據(jù) EDA 硬件開(kāi)發(fā)平臺(tái)的操作模式要求，進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗(yàn)證設(shè)計(jì)電路 [8]。 系統(tǒng)頂層原理 圖及整體功能介紹 系統(tǒng) 的構(gòu)架是采用 VHDL 語(yǔ)言為基礎(chǔ)，編程實(shí)現(xiàn)各個(gè)模塊的功能，然后利用軟件將每個(gè)模塊的源程序生成原理圖 模塊 ，然后根據(jù)需要將各個(gè)模塊用導(dǎo)線(xiàn)連接起來(lái)，完成整個(gè)系統(tǒng)的功能。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 22 頁(yè) 系統(tǒng)頂層原理圖 圖 42 系統(tǒng)頂層原理圖 如 圖 42 所示的是系統(tǒng)的頂層原理圖，輸入信號(hào)！ Q1 是數(shù)字鑒相器的 1D 觸發(fā)器的反相輸出端，用來(lái)控制相位計(jì)數(shù)器的清零端； Q2 為數(shù)字鑒相器的 2D 觸發(fā)器的輸出，用來(lái)為相位計(jì)數(shù)值的鎖存模塊 74273b 提供觸發(fā)時(shí)鐘；輸入信號(hào) RESET 用于二進(jìn)制轉(zhuǎn) BCD 模塊的復(fù)位；輸入信號(hào) IN_1 為發(fā) 射端 40KHz 的方波信號(hào)源，作為顯示模塊的掃描掃描時(shí)鐘； CLK 為系統(tǒng)時(shí)鐘， Y 信號(hào)為數(shù)字鑒相器輸出 Q1 的積分比較后的結(jié)果，作為整周期數(shù)計(jì)數(shù)模塊的時(shí)鐘信號(hào)； CLR 為整周期計(jì)數(shù)模塊的清零信號(hào)。功能簡(jiǎn)介： Counter 和 74273b 作為不滿(mǎn) 360 度的相位檢測(cè)， add_m 為整周期計(jì)數(shù)器用于累計(jì) 360 度相位差的數(shù)目。兩部分的計(jì)數(shù)結(jié)果同時(shí)輸入 CHENG 模塊處理轉(zhuǎn)換成兩點(diǎn)距離的變化，然后 Convert_binary_BCD 模塊 將 CHENG 輸出的 18 位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成 BCD 碼；經(jīng)過(guò) CC 存儲(chǔ)模塊和 DISPLAY 譯碼掃描顯示模塊 之后送入數(shù)碼管顯示結(jié)果。 各模塊 功能簡(jiǎn)介 Counter 模塊： 計(jì)數(shù)器模塊 ； 作為 一個(gè)周期之內(nèi)相位差 測(cè)量用的，將相位用計(jì)數(shù)的方法等分。 74273b 模