【導(dǎo)讀】面，在實際的測井中我們一般采用放射性測井。來自測井儀器的信號有三種：模擬，含水，溫度，壓力，以及數(shù)字CCL儀器輸出的都是脈沖信號。和輻射粒子的能量成正比例關(guān)系，測量這些脈沖的幅度，就可以知道輻射粒子的能譜，在測量過程中，地面系統(tǒng)需要掛接一些測井儀器，這就涉及到對脈沖信號的。采集與處理問題。如果對這些脈沖信號采集不穩(wěn)定，就會影響測井資料的取得和石油。因此，對脈沖信號的采集與處理是很常見的，也是很重要的。集信號頻率的范圍不同，要求精度也不同。采用通常的采集方法都無法同時滿足低頻。規(guī)?？删幊踢壿嬈骷﨔PGA的出現(xiàn)，給設(shè)計人員帶來了諸多方便，利用其開發(fā)產(chǎn)品，F(xiàn)PGA是一種新興的高密度大規(guī)模可編程邏輯器件,它具。可編程器件的最大特點是可通過軟件編程對其器件的結(jié)構(gòu)和工作方式進行重構(gòu),能隨時進行設(shè)計調(diào)整而滿足產(chǎn)品升級。念,使電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。事實上FPGA已成為一類標準器

　　

【正文】 d g dp 第 28 頁 共 36 頁 段數(shù)碼管）能有效的結(jié)合起來，還需要一個 38 譯碼器在中間架起一個 “橋梁 ”。 七段數(shù)碼管的譯碼顯示 模塊程序如下： LIBRARY IEEE。 USE 。 ENTITY LED7 IS PORT(SIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END LED7。 ARCHITECTURE rt1 OF LED7 IS BEGIN PROCESS(SIN) BEGIN CASE SIN IS WHEN 0000=DOUT=0111111。 WHEN 0001=DOUT=0000110。 WHEN 0010=DOUT=1011011。 WHEN 0011=DOUT=1001111。 WHEN 0100=DOUT=1100110。 WHEN 0101=DOUT=1101101。 WHEN 0110=DOUT=1111101。 WHEN 0111=DOUT=0100111。 WHEN 1000=DOUT=1111111。 WHEN 1001=DOUT=1101111。 WHEN OTHERS=DOUT=0000000。 END CASE。 END PROCESS。 END rt1。 計 數(shù)器功能模塊 圖： 第 29 頁 共 36 頁 圖 計數(shù)器功能模塊圖 6 結(jié)果分析 仿真結(jié)果分析 頂層文件的仿真結(jié)果分析 第 30 頁 共 36 頁 圖 頂層文件的仿真圖 上圖是 頂層文件仿真圖，即由計算機模擬出 采集的 40HZ脈沖信號通過兩個十進制計數(shù)器計數(shù)輸出 的八位數(shù)據(jù)經(jīng) 鎖存器鎖存后，從鎖存器輸出端輸出 8 位信號，高 4位輸入 7 段數(shù)碼管后通過譯碼賦予給 SEC10 顯示端。低 4 位輸入 7 段數(shù)碼管后通過譯碼賦予給 SEC 顯示端。從 上仿真圖可以看出 SEC10 數(shù)碼管被賦予值 1100110，我們在 7段數(shù)碼管程序中 1100110對應(yīng)的十進制數(shù)是 4；又 SCE數(shù)碼管被賦予值 0111111，我們在 7 段數(shù)碼管程序中 0111111 對應(yīng)的十進制數(shù)是 0，這樣我們得出仿真結(jié)果完全正確達到了設(shè)計的要求。 分頻模塊的仿真圖 第 31 頁 共 36 頁 圖 分頻模塊的仿真圖 由于 DE2 開發(fā)板提供的系統(tǒng)時鐘信號頻率為 50MHZ，由前所描述的測頻原理我們需要給計數(shù)器，測頻控制信號發(fā)生器，鎖存器提供 1HZ 的標準時鐘信號，這 樣我們必須對 50MHZ的時鐘頻率進行分頻處理，我們?yōu)榱吮阌谟^察仿真放大輸入時鐘信號幅度，通過仿真圖中分頻輸出 q_tmp 達到了預(yù)期目的。 計 數(shù)器模塊仿真 圖 計數(shù)器模塊仿真 圖 計數(shù)器的內(nèi)部計數(shù)信號 CLK和頻率計數(shù)器的使能信號 ENA 十進制計數(shù)器 ,它的輸入端口主要包括使能端口 ENA， 計數(shù)輸入端口 CLK, 輸出端口主要包括計數(shù)輸出端口 CQ和進位輸出端口 0到 9的計數(shù)器，我們用兩個該計數(shù)器 可以實現(xiàn)從 0到 99的兩位數(shù)的計數(shù)。 第 32 頁 共 36 頁 圖 測頻控制信號發(fā)生器仿真圖 測頻控制信號發(fā)生器設(shè)置了一個控制信號時鐘 CLK，一個計數(shù)使能信號輸出端JSEN，一個與 JSEN輸出信號反向的鎖存輸出信號 SCXH，和清零輸出信號 CLKJSH。如 CLK 的輸入頻率為 1HZ，則輸出信號 JSEN 輸出一個脈寬恰好是 2S 的周期信號?？梢宰鳛殚l門信號用，由它對測頻計的每一個計數(shù)器的使能斷進行同步控制。當 JSEN高電平時允許計數(shù)，低電平時停止計數(shù)，并保持所計的數(shù)。在 停止計數(shù)期間，鎖存信號 SCXH 的上跳沿將計數(shù)器在前 1S 的計數(shù)結(jié)果鎖存進 8 位鎖存器 SCQ8B，由 7 段譯碼器譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是：顯示的數(shù)據(jù)穩(wěn)定。不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，清零信號 CLRJSH 對計數(shù)器進行清零。為下一秒的計數(shù)操作做 準備。 軟件調(diào)試及分析 在把 各 個模塊的程序編寫出來后，要用 MAX+PLUS II 軟件 進行 編譯和 仿真。具體步驟見下： TEXT EDTOR（文本編輯程序），將程序輸入到文檔中，保存為相應(yīng)的 .VHD 文件 . COMPILER 菜單選項，然后開始編譯。編譯器將檢查項目是否有錯，并對項目進行邏輯綜合，然后將項目的設(shè)計結(jié)果加載到 ALTERA 器件中，同第 33 頁 共 36 頁 時產(chǎn)生報告文件、編程文件和用于時間仿真的文件。 。建立一個新的 WAVE EDITOR 文件（波形編輯程序），它是用于建立和編輯波形設(shè)計文件及輸入仿真向量和功能測試向量，并且我們還可以通過它查看仿真結(jié)果。在這要具體將仿真過程進行描述： （ 1）從 FILE 菜單中選擇 NEW...，然后選擇 WAVE EDITOR FILE，從下拉表框中選擇 .SCF 擴展名，就可以創(chuàng)建一個新 的無標題文件。 （ 2）從 FILE 菜單中選擇 END TIME...，鍵入時間，就設(shè)置了結(jié)束時間。 （ 3）從 OPTIONS 菜單中選擇 GRID SIZE...，鍵入網(wǎng)絡(luò)間距時間。 （ 4）選擇 TYPE框中的 INPUT 和 OUTPUT項，選擇 LIST，可列出所有的的 INPUT和 OUTPUT。 （ 5）保存后，會自動出現(xiàn) .SCF 文件。 （ 6）在菜單中選擇 SIMULATOR，然后開始仿真。打開 MAX+PLUS IIWaveform ，選擇 FileEnd Time，輸入 100us，確定還 需要確定仿真的最小時間單位，選擇 OptionGrid Size，輸入 50ns ．下面開始輸入要仿真的信號名稱，選擇 NodeEnter Node From SNF，在彈出的對話框中按 List 按鈕，可以看到我們前面定義的 I/O： in、 ＝＞選擇要增加的 Node,把 in， out 都加入，確定 in、out 出現(xiàn)在 Wave Editor 中．按 in的圖標，選中信號 in，在左側(cè)的工具按鈕上選擇時鐘工具．在彈出的對話框中按確認．用左側(cè)工具調(diào)整顯示比例，得到以下波形，這就是在 in 腳上加入了一個周期是 100ns 的信 號．將波形文件存盤為 ，選擇MAX+PLUS IISimulator 調(diào)入仿真器，直接按 Start 啟動仿真，仿真結(jié)束后按 Open SCF. 在調(diào)試的過程中出現(xiàn)了很多的問題，現(xiàn)在將大概進行說明。 1）最普遍的問題是輸入有誤。這個問題的解決方法就是找到相應(yīng)的地方，對其進行糾正。 2）在編譯的過程中，我曾出現(xiàn)這樣的問題 :Error:line 1,file c:\doucuments and setting:\adminstator\:syntax error: expecte Assert,constant,function,if,options,parametent subdegin Or title but found a symbolic name“l(fā)ibrary”.這個錯誤實際上是由于保存文件時文件名出錯了，應(yīng)該保存文 .VHD 文件，而我保存為了 .TDF 文件。 第 34 頁 共 36 頁 3）另外在仿真過程中還 出現(xiàn)過另外的問題，就是在波形中，輸出有值，但是所得出來的值均為一 個不變的數(shù)值。出現(xiàn)這個錯誤的原因是由于在仿真過程中沒有給輸入賦值或給它以脈沖，所以輸 出沒有變化。解決的辦法是給輸入賦值，賦值后就會產(chǎn)生相應(yīng)的輸出的值。 結(jié)束語 本設(shè)計是采用 EDA 的設(shè)計手段，基于 FPGA 芯片采用 VHDL硬件描述語言編程實現(xiàn)脈沖信號采集電路。設(shè)計選用了 ALTERA 公司的 FPGA 芯片 CYCLONEⅡ 2C35，在開發(fā)軟件 MAX+PLUS2 環(huán)境下 進行設(shè)計輸入、編譯、綜合、仿真，從得到的仿真波形上看可以實現(xiàn)設(shè)計目標。 基于 DE2 板的脈沖信號采集電路由按鍵控制采集四路脈沖信號，每路通道分成分頻，計數(shù)，鎖存等模塊，再經(jīng) “四選一 ”數(shù)據(jù)選擇器選擇采集通道，最后經(jīng)譯碼在數(shù)碼管上顯示各路 脈沖信號的頻率值。這種基于 FPGA 芯片的設(shè)計大大減少了系統(tǒng)芯片的數(shù)量 ,縮小了系統(tǒng)的體積 ,提高了系統(tǒng)的可靠性 ，充分體現(xiàn)了可編程邏輯器件在電子設(shè)計中的優(yōu)越性。 參考文獻 [1] 楊剛，龍海燕 .現(xiàn)代電子技術(shù) ——VHDL 與數(shù)字系統(tǒng)設(shè)計 [M].北京：電子工業(yè)出版社， 2021 [2]顧斌，趙明忠，姜志鵬，馬才根 .數(shù)字電路 EDA設(shè)計 .西安 [M].西安電子科技大學出版社， 2021 [3]王道憲 .CPLD/FPGA可編程器件應(yīng)用與開發(fā) [M].北京：國防工業(yè)出版社， 2021 [4]謝煌，黃為 .基于 VHDL 語言設(shè)計頻率計 [J].北京：現(xiàn)代電子技術(shù)， 2021， 14 [5]武衛(wèi)華，陳德宏 .基于 EDA技術(shù)的數(shù)字頻率計芯片化的實現(xiàn) [J].電測與儀表， 2021， 4 [6]盧毅等， VHDL 與數(shù)字電路設(shè)計 [M].北京：科學院， 2021 [7]潘松， VHDL 實用教程 [M].成都：電子科技大學出版社， 2021 [8]徐志軍，大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 [M].成都：電子科技大學出版社， 2021 [9]候伯華，數(shù)字系統(tǒng)設(shè)計基礎(chǔ) [M].西安電子科技大學出版社， 2021 [10]張亦華等 .數(shù)字電路 EDA入門 VHDL 程序?qū)嵗?[M].北京：北京郵 電大學出版社， 2021 [11]楊剛，李雷 .數(shù)字電子技術(shù)基礎(chǔ)教程 [M].北京：科技出版社， 2021 [12]徐志軍等 .CPLD/FPGA的開發(fā)與應(yīng)用 [M].北京：電子工業(yè)出版社， 2021 [13]黃天戌等 .用 FPGA設(shè)計數(shù)字頻率計 [J].工業(yè)儀表與自動化裝置， 2021， 1 第 35 頁 共 36 頁 [14]高鵬等 .基于 CPLD 的可編程數(shù)字頻率計的設(shè)計 [J].電子世界 2021， 4 [15]潘明 .基于復(fù)雜可編程邏輯器件的數(shù)字頻率計設(shè)計 [J].電子世界 2021， 11 [16]杜玉遠 .基于 topdown 方法的數(shù)字頻率計的設(shè)計與實現(xiàn) [J]. 電子世界 .2021， 第 36 頁 共 36 頁