【導(dǎo)讀】面，在實(shí)際的測(cè)井中我們一般采用放射性測(cè)井。來(lái)自測(cè)井儀器的信號(hào)有三種：模擬，含水，溫度，壓力，以及數(shù)字CCL儀器輸出的都是脈沖信號(hào)。和輻射粒子的能量成正比例關(guān)系，測(cè)量這些脈沖的幅度，就可以知道輻射粒子的能譜，在測(cè)量過(guò)程中，地面系統(tǒng)需要掛接一些測(cè)井儀器，這就涉及到對(duì)脈沖信號(hào)的。采集與處理問題。如果對(duì)這些脈沖信號(hào)采集不穩(wěn)定，就會(huì)影響測(cè)井資料的取得和石油。因此，對(duì)脈沖信號(hào)的采集與處理是很常見的，也是很重要的。集信號(hào)頻率的范圍不同，要求精度也不同。采用通常的采集方法都無(wú)法同時(shí)滿足低頻。規(guī)?？删幊踢壿嬈骷﨔PGA的出現(xiàn)，給設(shè)計(jì)人員帶來(lái)了諸多方便，利用其開發(fā)產(chǎn)品，F(xiàn)PGA是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?它具?？删幊唐骷淖畲筇攸c(diǎn)是可通過(guò)軟件編程對(duì)其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。念,使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。事實(shí)上FPGA已成為一類標(biāo)準(zhǔn)器

　　

【正文】 d g dp 第 28 頁(yè) 共 36 頁(yè) 段數(shù)碼管）能有效的結(jié)合起來(lái)，還需要一個(gè) 38 譯碼器在中間架起一個(gè) “橋梁 ”。 七段數(shù)碼管的譯碼顯示 模塊程序如下： LIBRARY IEEE。 USE 。 ENTITY LED7 IS PORT(SIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END LED7。 ARCHITECTURE rt1 OF LED7 IS BEGIN PROCESS(SIN) BEGIN CASE SIN IS WHEN 0000=DOUT=0111111。 WHEN 0001=DOUT=0000110。 WHEN 0010=DOUT=1011011。 WHEN 0011=DOUT=1001111。 WHEN 0100=DOUT=1100110。 WHEN 0101=DOUT=1101101。 WHEN 0110=DOUT=1111101。 WHEN 0111=DOUT=0100111。 WHEN 1000=DOUT=1111111。 WHEN 1001=DOUT=1101111。 WHEN OTHERS=DOUT=0000000。 END CASE。 END PROCESS。 END rt1。 計(jì) 數(shù)器功能模塊 圖： 第 29 頁(yè) 共 36 頁(yè) 圖 計(jì)數(shù)器功能模塊圖 6 結(jié)果分析 仿真結(jié)果分析 頂層文件的仿真結(jié)果分析 第 30 頁(yè) 共 36 頁(yè) 圖 頂層文件的仿真圖 上圖是 頂層文件仿真圖，即由計(jì)算機(jī)模擬出 采集的 40HZ脈沖信號(hào)通過(guò)兩個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù)輸出 的八位數(shù)據(jù)經(jīng) 鎖存器鎖存后，從鎖存器輸出端輸出 8 位信號(hào)，高 4位輸入 7 段數(shù)碼管后通過(guò)譯碼賦予給 SEC10 顯示端。低 4 位輸入 7 段數(shù)碼管后通過(guò)譯碼賦予給 SEC 顯示端。從 上仿真圖可以看出 SEC10 數(shù)碼管被賦予值 1100110，我們?cè)?7段數(shù)碼管程序中 1100110對(duì)應(yīng)的十進(jìn)制數(shù)是 4；又 SCE數(shù)碼管被賦予值 0111111，我們?cè)?7 段數(shù)碼管程序中 0111111 對(duì)應(yīng)的十進(jìn)制數(shù)是 0，這樣我們得出仿真結(jié)果完全正確達(dá)到了設(shè)計(jì)的要求。 分頻模塊的仿真圖 第 31 頁(yè) 共 36 頁(yè) 圖 分頻模塊的仿真圖 由于 DE2 開發(fā)板提供的系統(tǒng)時(shí)鐘信號(hào)頻率為 50MHZ，由前所描述的測(cè)頻原理我們需要給計(jì)數(shù)器，測(cè)頻控制信號(hào)發(fā)生器，鎖存器提供 1HZ 的標(biāo)準(zhǔn)時(shí)鐘信號(hào)，這 樣我們必須對(duì) 50MHZ的時(shí)鐘頻率進(jìn)行分頻處理，我們?yōu)榱吮阌谟^察仿真放大輸入時(shí)鐘信號(hào)幅度，通過(guò)仿真圖中分頻輸出 q_tmp 達(dá)到了預(yù)期目的。 計(jì) 數(shù)器模塊仿真 圖 計(jì)數(shù)器模塊仿真 圖 計(jì)數(shù)器的內(nèi)部計(jì)數(shù)信號(hào) CLK和頻率計(jì)數(shù)器的使能信號(hào) ENA 十進(jìn)制計(jì)數(shù)器 ,它的輸入端口主要包括使能端口 ENA， 計(jì)數(shù)輸入端口 CLK, 輸出端口主要包括計(jì)數(shù)輸出端口 CQ和進(jìn)位輸出端口 0到 9的計(jì)數(shù)器，我們用兩個(gè)該計(jì)數(shù)器 可以實(shí)現(xiàn)從 0到 99的兩位數(shù)的計(jì)數(shù)。 第 32 頁(yè) 共 36 頁(yè) 圖 測(cè)頻控制信號(hào)發(fā)生器仿真圖 測(cè)頻控制信號(hào)發(fā)生器設(shè)置了一個(gè)控制信號(hào)時(shí)鐘 CLK，一個(gè)計(jì)數(shù)使能信號(hào)輸出端JSEN，一個(gè)與 JSEN輸出信號(hào)反向的鎖存輸出信號(hào) SCXH，和清零輸出信號(hào) CLKJSH。如 CLK 的輸入頻率為 1HZ，則輸出信號(hào) JSEN 輸出一個(gè)脈寬恰好是 2S 的周期信號(hào)?？梢宰鳛殚l門信號(hào)用，由它對(duì)測(cè)頻計(jì)的每一個(gè)計(jì)數(shù)器的使能斷進(jìn)行同步控制。當(dāng) JSEN高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，并保持所計(jì)的數(shù)。在 停止計(jì)數(shù)期間，鎖存信號(hào) SCXH 的上跳沿將計(jì)數(shù)器在前 1S 的計(jì)數(shù)結(jié)果鎖存進(jìn) 8 位鎖存器 SCQ8B，由 7 段譯碼器譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是：顯示的數(shù)據(jù)穩(wěn)定。不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，清零信號(hào) CLRJSH 對(duì)計(jì)數(shù)器進(jìn)行清零。為下一秒的計(jì)數(shù)操作做 準(zhǔn)備。 軟件調(diào)試及分析 在把 各 個(gè)模塊的程序編寫出來(lái)后，要用 MAX+PLUS II 軟件 進(jìn)行 編譯和 仿真。具體步驟見下： TEXT EDTOR（文本編輯程序），將程序輸入到文檔中，保存為相應(yīng)的 .VHD 文件 . COMPILER 菜單選項(xiàng)，然后開始編譯。編譯器將檢查項(xiàng)目是否有錯(cuò)，并對(duì)項(xiàng)目進(jìn)行邏輯綜合，然后將項(xiàng)目的設(shè)計(jì)結(jié)果加載到 ALTERA 器件中，同第 33 頁(yè) 共 36 頁(yè) 時(shí)產(chǎn)生報(bào)告文件、編程文件和用于時(shí)間仿真的文件。 。建立一個(gè)新的 WAVE EDITOR 文件（波形編輯程序），它是用于建立和編輯波形設(shè)計(jì)文件及輸入仿真向量和功能測(cè)試向量，并且我們還可以通過(guò)它查看仿真結(jié)果。在這要具體將仿真過(guò)程進(jìn)行描述： （ 1）從 FILE 菜單中選擇 NEW...，然后選擇 WAVE EDITOR FILE，從下拉表框中選擇 .SCF 擴(kuò)展名，就可以創(chuàng)建一個(gè)新 的無(wú)標(biāo)題文件。 （ 2）從 FILE 菜單中選擇 END TIME...，鍵入時(shí)間，就設(shè)置了結(jié)束時(shí)間。 （ 3）從 OPTIONS 菜單中選擇 GRID SIZE...，鍵入網(wǎng)絡(luò)間距時(shí)間。 （ 4）選擇 TYPE框中的 INPUT 和 OUTPUT項(xiàng)，選擇 LIST，可列出所有的的 INPUT和 OUTPUT。 （ 5）保存后，會(huì)自動(dòng)出現(xiàn) .SCF 文件。 （ 6）在菜單中選擇 SIMULATOR，然后開始仿真。打開 MAX+PLUS IIWaveform ，選擇 FileEnd Time，輸入 100us，確定還 需要確定仿真的最小時(shí)間單位，選擇 OptionGrid Size，輸入 50ns ．下面開始輸入要仿真的信號(hào)名稱，選擇 NodeEnter Node From SNF，在彈出的對(duì)話框中按 List 按鈕，可以看到我們前面定義的 I/O： in、 ＝＞選擇要增加的 Node,把 in， out 都加入，確定 in、out 出現(xiàn)在 Wave Editor 中．按 in的圖標(biāo)，選中信號(hào) in，在左側(cè)的工具按鈕上選擇時(shí)鐘工具．在彈出的對(duì)話框中按確認(rèn)．用左側(cè)工具調(diào)整顯示比例，得到以下波形，這就是在 in 腳上加入了一個(gè)周期是 100ns 的信 號(hào)．將波形文件存盤為 ，選擇MAX+PLUS IISimulator 調(diào)入仿真器，直接按 Start 啟動(dòng)仿真，仿真結(jié)束后按 Open SCF. 在調(diào)試的過(guò)程中出現(xiàn)了很多的問題，現(xiàn)在將大概進(jìn)行說(shuō)明。 1）最普遍的問題是輸入有誤。這個(gè)問題的解決方法就是找到相應(yīng)的地方，對(duì)其進(jìn)行糾正。 2）在編譯的過(guò)程中，我曾出現(xiàn)這樣的問題 :Error:line 1,file c:\doucuments and setting:\adminstator\:syntax error: expecte Assert,constant,function,if,options,parametent subdegin Or title but found a symbolic name“l(fā)ibrary”.這個(gè)錯(cuò)誤實(shí)際上是由于保存文件時(shí)文件名出錯(cuò)了，應(yīng)該保存文 .VHD 文件，而我保存為了 .TDF 文件。 第 34 頁(yè) 共 36 頁(yè) 3）另外在仿真過(guò)程中還 出現(xiàn)過(guò)另外的問題，就是在波形中，輸出有值，但是所得出來(lái)的值均為一 個(gè)不變的數(shù)值。出現(xiàn)這個(gè)錯(cuò)誤的原因是由于在仿真過(guò)程中沒有給輸入賦值或給它以脈沖，所以輸 出沒有變化。解決的辦法是給輸入賦值，賦值后就會(huì)產(chǎn)生相應(yīng)的輸出的值。 結(jié)束語(yǔ) 本設(shè)計(jì)是采用 EDA 的設(shè)計(jì)手段，基于 FPGA 芯片采用 VHDL硬件描述語(yǔ)言編程實(shí)現(xiàn)脈沖信號(hào)采集電路。設(shè)計(jì)選用了 ALTERA 公司的 FPGA 芯片 CYCLONEⅡ 2C35，在開發(fā)軟件 MAX+PLUS2 環(huán)境下 進(jìn)行設(shè)計(jì)輸入、編譯、綜合、仿真，從得到的仿真波形上看可以實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。 基于 DE2 板的脈沖信號(hào)采集電路由按鍵控制采集四路脈沖信號(hào)，每路通道分成分頻，計(jì)數(shù)，鎖存等模塊，再經(jīng) “四選一 ”數(shù)據(jù)選擇器選擇采集通道，最后經(jīng)譯碼在數(shù)碼管上顯示各路 脈沖信號(hào)的頻率值。這種基于 FPGA 芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量 ,縮小了系統(tǒng)的體積 ,提高了系統(tǒng)的可靠性 ，充分體現(xiàn)了可編程邏輯器件在電子設(shè)計(jì)中的優(yōu)越性。 參考文獻(xiàn) [1] 楊剛，龍海燕 .現(xiàn)代電子技術(shù) ——VHDL 與數(shù)字系統(tǒng)設(shè)計(jì) [M].北京：電子工業(yè)出版社， 2021 [2]顧斌，趙明忠，姜志鵬，馬才根 .數(shù)字電路 EDA設(shè)計(jì) .西安 [M].西安電子科技大學(xué)出版社， 2021 [3]王道憲 .CPLD/FPGA可編程器件應(yīng)用與開發(fā) [M].北京：國(guó)防工業(yè)出版社， 2021 [4]謝煌，黃為 .基于 VHDL 語(yǔ)言設(shè)計(jì)頻率計(jì) [J].北京：現(xiàn)代電子技術(shù)， 2021， 14 [5]武衛(wèi)華，陳德宏 .基于 EDA技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn) [J].電測(cè)與儀表， 2021， 4 [6]盧毅等， VHDL 與數(shù)字電路設(shè)計(jì) [M].北京：科學(xué)院， 2021 [7]潘松， VHDL 實(shí)用教程 [M].成都：電子科技大學(xué)出版社， 2021 [8]徐志軍，大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 [M].成都：電子科技大學(xué)出版社， 2021 [9]候伯華，數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ) [M].西安電子科技大學(xué)出版社， 2021 [10]張亦華等 .數(shù)字電路 EDA入門 VHDL 程序?qū)嵗?[M].北京：北京郵 電大學(xué)出版社， 2021 [11]楊剛，李雷 .數(shù)字電子技術(shù)基礎(chǔ)教程 [M].北京：科技出版社， 2021 [12]徐志軍等 .CPLD/FPGA的開發(fā)與應(yīng)用 [M].北京：電子工業(yè)出版社， 2021 [13]黃天戌等 .用 FPGA設(shè)計(jì)數(shù)字頻率計(jì) [J].工業(yè)儀表與自動(dòng)化裝置， 2021， 1 第 35 頁(yè) 共 36 頁(yè) [14]高鵬等 .基于 CPLD 的可編程數(shù)字頻率計(jì)的設(shè)計(jì) [J].電子世界 2021， 4 [15]潘明 .基于復(fù)雜可編程邏輯器件的數(shù)字頻率計(jì)設(shè)計(jì) [J].電子世界 2021， 11 [16]杜玉遠(yuǎn) .基于 topdown 方法的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) [J]. 電子世界 .2021， 第 36 頁(yè) 共 36 頁(yè)