【導(dǎo)讀】（論文），聽取了該生的報(bào)告，并進(jìn)行了答辯。量的進(jìn)行保存，傳輸。所以在很多情況下要把這些模擬量變成數(shù)字量，然后才能在數(shù)字系統(tǒng)中運(yùn)算、于是就需要一個(gè)實(shí)現(xiàn)模擬量到數(shù)字量轉(zhuǎn)變的設(shè)備來完成模擬信號(hào)和數(shù)字信號(hào)兩者之間的相互。模數(shù)轉(zhuǎn)換器是片上系統(tǒng)的重要組成部分，在醫(yī)療圖像，電力線收發(fā)系。統(tǒng)和通信系統(tǒng)等方面有著大量應(yīng)用。隨著金屬互補(bǔ)氧化物半導(dǎo)體技術(shù)的不斷提高，SOC的。但隨著工藝尺寸的逐步。減小，ADC的面積已經(jīng)逐步趨于極限，降低ADC的功耗成了此次設(shè)計(jì)的必然選擇。本課題的設(shè)計(jì)目標(biāo)是設(shè)計(jì)一個(gè)低功耗四位模數(shù)轉(zhuǎn)換器。由于CMOS具有功耗低、輸入阻。本文采用了全并行的ADC的轉(zhuǎn)換電路，具體內(nèi)容包括：ADC以及低功耗ADC的設(shè)計(jì)過程、工。作原理、AD轉(zhuǎn)換電路的性能參數(shù)，版圖設(shè)計(jì)等。在本課題中，電路結(jié)構(gòu)大概可分為兩級(jí)：比較器級(jí)和編碼器級(jí)。了其邏輯關(guān)系的正確性。最后對(duì)總的原理圖和版圖成功地進(jìn)行了LVS。壓下工作的ADC功耗有所降低。

　　

【正文】 的單元，其單元輸出就為數(shù)字 “1”。對(duì)于模擬電壓小于反相器轉(zhuǎn)換電壓的單元，其單元輸出就為數(shù)字 “0”。所以，對(duì)應(yīng)于不同的模擬電壓，在比較器的輸出端就會(huì)輸出相應(yīng)不同的數(shù)字信號(hào)（溫度碼）。下一級(jí)經(jīng)過異或門和與門，比較器的輸出信號(hào) —Thermo Code 轉(zhuǎn)換成 One－ hot Code。然后再利用或門 ，將相應(yīng)的 One－ hot Code 轉(zhuǎn)換成 四 位相應(yīng)的 Binary 信號(hào)。由于這四 位二進(jìn)制信號(hào)不是同步的，所以要通過 四 個(gè)相應(yīng)的 D 觸發(fā)器來保存信號(hào)，以使其同時(shí)輸出。 其總體原理圖如下： 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 30 圖 223 ADC 的總體原理圖 在上圖中， Vin 為 AD 轉(zhuǎn)換器的輸入端，即，模擬信號(hào)的輸入。 Vref 為參考電壓。 R 為清零端， CLK 為時(shí)鐘信號(hào)， 03DD為 AD 轉(zhuǎn)換器的輸出端，即，二進(jìn)制信號(hào)的輸 出端， F為 ADC 的益處位。 將 ADC 的總體原理圖生成符號(hào)視圖并對(duì)其進(jìn)行仿真 ,仿真圖如圖 228。 圖 224 ADC 的總體電路仿真圖 因?yàn)樵诜抡娲翱谥兴@示波形周期數(shù)是有限的，所以現(xiàn)在只取輸入信號(hào)的半個(gè)周期進(jìn)行仿真驗(yàn)證。首先選擇輸入的模擬信號(hào)振幅為 5V，其仿真波形如圖 229。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 31 圖 225 ADC 的總體電路仿真波形（ a） 在圖 229(a)中，根據(jù)表 2－ 1的轉(zhuǎn)換電壓值，可知，隨著輸入電壓的增大減小， D3D2D1D0的輸出也跟著改變，由 0000 逐漸變?yōu)?1111，符合 ADC 邏輯關(guān)系。轉(zhuǎn)換過程正確。 FLOW為溢出位當(dāng)輸入電壓超過 ADC 轉(zhuǎn)換范圍時(shí)，溢出位為 1。由波形圖可讀出轉(zhuǎn)換頻率可達(dá)到30MHz。 用相同的辦法對(duì)其它輸入電壓值進(jìn)行仿真分析，通過理論分析證明其轉(zhuǎn)換過程正確。表 24 為 ADC 對(duì)不同輸入電壓的轉(zhuǎn)換表。 表 24 四位 ADC 轉(zhuǎn)換表 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 32 inV 3 2 1 0DDDD V 0001 Vin Vref 0010 Vin 0011 Vin V ref 0100 Vin Vref 0101 Vin 0110 Vin 0111 Vin 1000 Vin 1001 Vin 1010 Vin 1011 Vin 1100 Vin 1101 Vin 1110 Vin 1111 溢出 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 33 第 3 章 四位 AD 轉(zhuǎn)換器的版圖設(shè)計(jì) 本次版圖設(shè)計(jì)的規(guī)則 本次設(shè)計(jì)所采用的工具是 cadence 軟件 。 Cadence 是一個(gè)大型的 EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的 各個(gè)方面 ，包括 ASIC 的 設(shè)計(jì)、 FPGA 的 設(shè)計(jì)和 PCB 板 的 設(shè)計(jì)。 Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對(duì)的優(yōu)勢。 Cadence提供的 Virtuoso 版圖設(shè)計(jì)及其驗(yàn)證工具強(qiáng)大的功能是任何其他 EDA 工具所無法比擬的 。本次設(shè)計(jì)是采用其中的 CMOS AMI06 工藝，最小參數(shù)即 λ 的值為 ， 其具體的版圖設(shè)計(jì)規(guī)則如下表： 表 3－ 1 具體的版圖設(shè)計(jì)規(guī)則 對(duì)象 項(xiàng) 最小尺寸 metal 寬度 3λ 與多晶硅接觸的重疊 1 λ 間距 3 λ active 寬度 3 λ 與襯底接觸、阱邊緣的間 距 3 λ 與源 /漏、阱邊緣的間距 5 λ 間距 3λ poly或有源區(qū)接觸 寬度 2λ 與管子的間距 2λ 與 (poly1)重疊 2λ 間距 2λ 與多晶硅接觸的重疊 1λ N well 寬度 10λ 不同電位 n 阱間的間距 9λ 相同電位 n 阱間的間距 6λ pselect(P保護(hù)環(huán) ) 管子溝道到襯底有源區(qū)域的間距 3λ 寬度和間距 2λ 與襯底接觸重疊的間距 1λ 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 34 與有源區(qū)重疊的間距 2λ Poly 寬度 2λ 間距 2λ 柵露頭 (與有源區(qū)間距 ) 1λ 有源區(qū)內(nèi)的重疊 2λ 有源區(qū)上的重疊 2λ 本文所涉及到的版圖有反相器、比較器、異或門、兩輸入與門、兩輸入或門，三十二輸入或門、 D 觸發(fā)器、 ADC 總體版圖、傳輸門及 DAC 的總體版圖。 由第二章圖 24 比較器的原理圖可知，其有三個(gè)端子， V+為比較器的正輸入端子。 V為比較器的副輸入端子 。 Vout為比較器的輸出端子。比較器第一級(jí)需要四個(gè) NMOS 管，兩個(gè) PMOS管。第二級(jí)需要一個(gè) NMOS和一個(gè) PMOS。注意，為了減小體效應(yīng)的影響， PMOS管必須做在 N 阱中。 由第二章介紹可知，比較器是 由兩級(jí)電路 構(gòu)成的。其中 第一級(jí)由差分電路和一個(gè)電流源伏在組成。第二級(jí)是一個(gè)甲乙類反向放大器。 這就要求其要建立一個(gè)標(biāo)準(zhǔn)高度的反相器以使所有的電路能在版圖中表示出來，因?yàn)殡娐芬唤? 根據(jù) cadence 繪制版圖的基本規(guī)則繪制比較器的版圖 31。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 35 圖 31 比較器版圖設(shè)計(jì) 在繪制完版圖并進(jìn)行標(biāo)注后，對(duì)其進(jìn)行 DRC 驗(yàn)證，查驗(yàn)其正確性。確定無誤后對(duì)其提取版圖如圖 32。提取后再對(duì)其進(jìn)行 LVS（版圖的與原理圖的對(duì)比），其結(jié)果如圖 33。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 36 圖 32 比較器版圖的提取圖 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 37 圖 33 比較器版圖 LVS 驗(yàn)證結(jié)果 由上圖可知，比較器的原理圖與版圖完全匹配，版圖正確。 、與門的版圖設(shè)計(jì)與驗(yàn)證 編碼器的第一級(jí)是將比較器級(jí)輸出的 Thermo Code轉(zhuǎn)換成 Onehot Code。實(shí)現(xiàn)這一過程可以用多輸入與門實(shí)現(xiàn)，但其轉(zhuǎn)換速度較慢，寄生參數(shù)也較大，所以這里我采用的是異或門和與門，這里異或門和 與門共同構(gòu)成了編碼器級(jí)的第一級(jí)，其是由 14 異或門和一個(gè)與門實(shí)現(xiàn)的。根據(jù)原理圖畫出異或門版圖設(shè)計(jì)如圖 48。由于無特殊要求，采用的是 AMI06工藝下最小尺寸。在圖中由于走線的需要，用了第二層金屬 metal2。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 38 圖 34 異或門版圖設(shè)計(jì) 在繪制完版圖并進(jìn)行標(biāo)注后，對(duì)其進(jìn)行 DRC 驗(yàn)證，查驗(yàn)其正確性。確定無誤后對(duì)其提取版圖如圖 35。提取后再對(duì)其進(jìn)行 LVS（版圖的與原理圖的對(duì)比），其結(jié)果如圖 36。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 39 圖 35 異或門的提取圖 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 40 圖 36 異或門版圖的 LVS 驗(yàn)證結(jié)果 由上圖可知，異或門的原理圖 與版圖完全匹配，版圖正確。 根據(jù)原理圖畫出與門的版圖設(shè)計(jì)如圖 37。 由于無特殊要求，采用的是 AMI06工藝下最小尺寸。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 41 圖 37 與門版圖的設(shè)計(jì) 在繪制完版圖并進(jìn)行標(biāo)注后，對(duì)其進(jìn)行 DRC 驗(yàn)證，查驗(yàn)其正確性。 確定無誤后對(duì)其提取版圖如圖 38。提取后再對(duì)其進(jìn)行 LVS（版圖的與原理圖的對(duì)比），其結(jié)果如圖 39。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 42 圖 38 與門版圖提取圖 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 43 圖 39 與門版圖 LVS 驗(yàn)證結(jié)果 由上圖可知，與門的原理圖與版圖完全匹配， 版圖正確。 編碼器的第二級(jí)是將其第一級(jí)輸出的 Onehot Code 轉(zhuǎn)換成 Binary Code。這一過程是通過八輸入或門實(shí)現(xiàn)的。但如果直接用 AOI 邏輯實(shí)現(xiàn)，在用具體工藝實(shí)現(xiàn)時(shí)就會(huì)產(chǎn)生太大的各種寄生參數(shù)。這里我是通過用基本結(jié)構(gòu)搭建成八輸入或門的，這樣會(huì)大大減小其寄生參數(shù)的產(chǎn)生。其基本結(jié)構(gòu)就是用三個(gè)最小尺寸的或門而連接成的，或門版圖設(shè)計(jì)如圖 310。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 44 圖 310 兩輸入或門的版圖的設(shè)計(jì) 在繪制完整體版圖并進(jìn)行標(biāo)注后，對(duì)其進(jìn)行 DRC 驗(yàn)證，查驗(yàn)其正確性。確定無誤 后對(duì)其提取版圖如圖 311。提取后再對(duì)其進(jìn)行 LVS（版圖的與原理圖的對(duì)比），其結(jié)果如圖312。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 45 圖 311 或門版圖提取 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 46 圖 312 或門版圖 LVS 的驗(yàn)證結(jié)果 由上圖可知，二輸入或門原理圖與版圖完全匹配，版圖正確。 D觸發(fā)器的版圖設(shè)計(jì)與驗(yàn)證 為了使整個(gè)電路的時(shí)鐘信號(hào)按同步運(yùn)行，以便更好地為外部系統(tǒng)所用。將編碼器的輸出信號(hào)經(jīng)過 D觸發(fā)器保存起來，使其同時(shí)到達(dá) ADC 的輸出端。這里 D觸發(fā)器是用傳輸門實(shí)現(xiàn)的。其版圖的設(shè)計(jì)如圖 313 所示。這里為了走線的需要使用了第二層金屬 metal2。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 47 圖 313 D 觸發(fā)器的版圖的設(shè)計(jì) 在繪制 D 觸發(fā)器的版圖并進(jìn)行標(biāo)注后，對(duì)其進(jìn)行 DRC 驗(yàn)證，查驗(yàn)其正確性。確定無誤后對(duì)其提取版圖如圖 314。提取后再對(duì)其進(jìn)行 LVS（版圖的與原理圖的對(duì)比），其結(jié)果如圖 315。 圖 314 D 觸發(fā)器版圖的提取圖 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 48 圖 315 D 觸發(fā)器版圖 LVS 的驗(yàn)證結(jié)果 由上圖可知， D 觸發(fā)器版圖與原理圖完全匹配，版圖正確。 ADC總體版圖設(shè)計(jì)與驗(yàn)證 由 ADC 總體原理圖 24 可知，其總體圖是由比較器、異或門、與門、 八 輸入或門及D 觸發(fā)器組成的。所以可根據(jù)其原理圖畫出版 圖，即將以上幾部分的版圖調(diào)用出來，按照其原理圖結(jié)構(gòu)將其按順序連接起來，就構(gòu)成了 ADC 總體版圖。但要注意，為了保持電平和信號(hào) 的一致，其總體版圖要有共同的 vdd 和共同的 gnd、所有 D 觸發(fā)器的 CLK 信號(hào)要連接成一個(gè)信號(hào)，所有的清零信號(hào) R也要連接到一起 。由于走線的需要，可用到第二層。在走線時(shí)，盡量的保持版圖的美觀，將版圖結(jié)成矩形這樣方便整體電路的連接。注意，在畫版圖時(shí)，其連線順序要和原理圖完全相同，如八輸入或門在原理上其各輸入端與異或門的連接是不分先后順序的，只要能實(shí)現(xiàn)其或門邏輯功能即可，即，一個(gè)信號(hào)從 A1 端輸入和 從 A2 或其它端輸入在實(shí)現(xiàn)功能上是完全相同的。但在版圖中，其連接順序并不能隨意改變，必須與原是圖的連接順序一致。從異或門輸出的一個(gè)信號(hào)在原理圖中如果是連接到A1 輸入端，那么在版圖中也必須連接到 A1 上，而不能將其連接到在功能上與其行等價(jià)的A2 或其它端子上。 ADC 的總體版圖 設(shè)計(jì) 如圖 422。 其是電容的是通過 poly 實(shí)現(xiàn)的， poly是做在 cap_id 層上的，其電容值為 。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 49 圖 316 ADC 總體版圖的設(shè)計(jì)及 LVS 在繪制完整體版圖并進(jìn)行標(biāo)注后，對(duì)其進(jìn)行 DRC 驗(yàn)證，查驗(yàn)其正確性。確定無誤后對(duì)其提取版 圖提取后再對(duì)其進(jìn)行 LVS（版圖的與原理圖的對(duì)比） 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 50 圖 317 ADC 總體版圖的提取圖 由上圖可知， ADC 總體版圖與原理圖完全匹配，版圖正確。 沈陽工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 51 第 4 章 結(jié) 論 在本次畢業(yè)設(shè)計(jì)中，采用正向設(shè)計(jì)的方法，從 AD 轉(zhuǎn)換器的基本原理、功能和結(jié)構(gòu)出發(fā)，應(yīng)用 CMOS AMI06 工藝模型，設(shè)計(jì)了一個(gè)四位 CMOS 模數(shù)轉(zhuǎn)換器。其中 AD 部分其提供電壓范圍是 1v－ 5v。本文主要包括對(duì) D觸發(fā)器的電路及版圖設(shè)計(jì)、比較器的電路及版圖設(shè)計(jì)、異或門的電路及版圖設(shè)計(jì)、版圖設(shè)計(jì)和八輸入或門的電路及版圖設(shè)計(jì)等等。所用的軟件工具有 Cadence和 Hspice軟件，并且利用 Cadence和 Hspice軟件對(duì)電路的設(shè)計(jì)和原理圖進(jìn)行仿真分析，驗(yàn)證所設(shè)計(jì)電路的功能。遵照 Cadence的版圖設(shè)計(jì)規(guī)則，并利用 Cadence軟件進(jìn)行版圖的設(shè)計(jì)與繪制，通過 DRC規(guī)則檢查驗(yàn)證了版圖設(shè)計(jì)尺寸無誤，通過 LVS規(guī)則檢查驗(yàn)證了所設(shè)計(jì)的版圖和電路圖完全匹配。 由仿真分析結(jié)果可知，本課題設(shè)計(jì)的四位 AD 轉(zhuǎn)換器基本實(shí)現(xiàn)了預(yù)期的功能，但還需要進(jìn)一