【導(dǎo)讀】邏輯器件PLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路ASIC. 件門電路數(shù)有限的缺點。FPGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單。的74系列電路，都可以用FPGA來實現(xiàn)。FPGA如同一張白紙或是一堆積木，工程師可以。通過傳統(tǒng)的原理圖輸入法或是硬件描述語言自由設(shè)計一個數(shù)字系統(tǒng)。們可以事先驗證設(shè)計的正確性。在PCB完成以后，還可以利用FPGA的在線修改能力，使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時。間，減少PCB面積，提高系統(tǒng)的可靠性。采用FPGA設(shè)計ASIC電路，用戶不需要投片生。產(chǎn)，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)。集成度、可靠性的最佳選擇之一。FPGA的編程無須專用的FPGA編。當需要修改FPGA功能時，只需換一片。電路，從而大大縮短了產(chǎn)品上市時間，降低了開發(fā)成本。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)。技術(shù)的應(yīng)用前景非常廣闊。

　　

【正文】 S IDE 下軟件復(fù)位的引腳， 下面 就是一個簡單的復(fù)位電路 ： 圖（ 14）復(fù)位電路 為確保 FPGA 系統(tǒng)中電路穩(wěn)定可靠工作，復(fù)位電路是必不可少的一部分，復(fù)位電路的第一功能是上電復(fù)位。一般 FPGA 電路正常工作需要供電電源為 177。5% V，由于 FPGA 電路 是時序數(shù)字電路，它需要穩(wěn)定的時鐘信號，因此在電源上電時，只有當 VCC 超過 或 低于 一定的電壓 以及晶體振蕩器穩(wěn)定工作時，復(fù)位信號才被撤除，F(xiàn)PGA 電路開始正常工作。 系統(tǒng) 時鐘模塊 EP2C8Q208 提供 8 路時鐘供用戶使用，板載 50M 有源晶振，可以根據(jù)需要進行 PLL定制，或者直接分頻處理，其余 7路 引腳均引出 供用戶在外部時鐘輸入的時候使用 。 為了增加穩(wěn)定性，對時鐘輸入部分做了π型濾波處理，同時含有電阻緩沖 。 此模塊的電路如下： 圖 (15)時鐘模塊電路 第 18 頁 共 38 頁 18 無淪是用離散邏輯、可編程邏輯，還是用全定制 硅器件實現(xiàn)的任何數(shù)字設(shè)計，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯誤的行為，并且調(diào)試困難、花銷很大。在設(shè)計 PLD/FPGA 時通常采用幾種時鐘類型。時鐘可分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上述四種時鐘類型的任意組合。 1 全局時鐘 全局時鐘或同步時鐘是最簡單、可靠的時鐘。在 FPGA 設(shè)計中時鐘的最好解決方案是：由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去鐘控設(shè)計中的每一個時序器件，只要有可能就應(yīng)盡量在設(shè) 計項目中采用全局時鐘。 FPGA 都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。在器件中，這種全局時鐘能提供最短的時鐘延時 (數(shù)據(jù)輸入到數(shù)據(jù)到達輸出的時間 )。圖 （ 16） 是全局時鐘的一個實例。 圖（ 16） 全局 時鐘 2 門控時鐘 在許多應(yīng)用中，都采用外部的全局時鐘是不實際的，通常要用陣列時鐘構(gòu)成門控時鐘。門控時鐘常常同微處理器接口有關(guān)，每當用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘 。 FPGA 具有乘積項邏輯陣列時鐘（即時鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨地鐘控各個觸發(fā)器。然而，當你用陣列時鐘時，應(yīng) 仔細地分析時鐘函數(shù)，以避免毛刺。 通常用陣列時鐘構(gòu)成門控時鐘。門控時鐘常常同微處理器接口有關(guān)，用地址線去控制寫脈沖。然而，每當用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。 如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作： (1)驅(qū)動時鐘的邏輯必須只包含一個 與門或 或 門； 如果采用任何附加邏在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺 ； (2)邏輯門的一個輸入是實際的時鐘，而該邏輯門的所有其它輸入必須是地址或控制線，它們 第 19 頁 共 38 頁 19 約束時鐘的建立和保持時間。當然也可以將門控時鐘轉(zhuǎn)換成全局時鐘以改善設(shè)計項目的可靠性。 3 多時鐘系統(tǒng) 許多應(yīng)用要求在同一個 FPGA 內(nèi)采用多個時鐘，比如兩個異步微處理器之間的接口或微處理器和異步通信通道的接口。由于兩個時鐘信號之間要求一定的建立和保持時間，所以引進了附加的定時約束條件，將某些異步信號同步化。在許多系統(tǒng)中只將異步信號同步化是不夠的，當系統(tǒng)中有兩個或兩個以上非同源時鐘的時候，數(shù)據(jù)的建立和保持時間很難得到保證，最好的解決辦法是將所有非同源時鐘同步化。使用 FPGA 內(nèi)部的鎖相環(huán) (PLL)模塊是一個很好的方法。如果不用 PLL，當兩個時鐘的頻率比是整數(shù)時，同步的方法比較簡單；當兩個時鐘的頻率 比不為整數(shù)時，處理方法要復(fù)雜得多。這時需要使用帶使能端的Ｄ觸發(fā)器，并引入一個高頻時鐘來實現(xiàn)。 多時鐘設(shè)計的最嚴重問題之一是用異步時鐘將兩級邏輯結(jié)合在一起。由于異步時鐘會產(chǎn)生亞穩(wěn)態(tài)，從而嚴重降低設(shè)計性能，或完全破壞設(shè)計所能實現(xiàn)的功能。在觸發(fā)器的時序要求產(chǎn)生沖突時 (設(shè)置時間和保持時間 )將產(chǎn)生亞穩(wěn)態(tài)，觸發(fā)器的最終輸出是未知的，并使整個設(shè)計處于不確定狀態(tài)。確切地說，如果設(shè)計中含有異步邏輯將有可能會產(chǎn)生亞穩(wěn)態(tài)。在處置異步資源時必需非常小心 。 4．多級邏輯時鐘 當產(chǎn)生門控時鐘的組合邏輯超過一級 (即超過單個的 “ 與 ” 門或 “ 或 ” 門 )時，證設(shè)計項目的可靠性變得很困難。即使樣機或仿真結(jié)果沒有顯示出靜態(tài)險象，但實際上仍然可能存在著危險。通常，我們不應(yīng)該用多級組合邏輯去鐘控 PLD 設(shè)計中的觸發(fā)器。 5．行波時鐘 另一種流行的時鐘電路是采用行波時鐘，即一個觸發(fā)器的輸出用作另一個觸發(fā)器的時鐘輸入。如果仔細地設(shè)計，行波時鐘可以象全局時鐘一樣地可靠工作。然而，行波時鐘使得與電路有關(guān)的定時計算變得很復(fù)雜。行波時鐘在行波鏈上各觸發(fā)器的時鐘之間產(chǎn)生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統(tǒng)的實際速度下降 。用計數(shù)翻轉(zhuǎn)型觸發(fā)器構(gòu)成異步計數(shù)器時常采用行波時鐘，一個觸發(fā)器的輸出鐘控下一個觸發(fā)器的輸入，同步計數(shù)器通常是代替異步計數(shù)器的更好方案，這是因為兩者需要同樣多的宏單元而同步計數(shù)器有較快的時鐘到輸出的時間 。 幾乎所有 PLD 開發(fā)軟件都提供多種多樣的同步計數(shù)器。 接口模塊 本設(shè)計中引出 80 個 I/O端口 ，都是獨立的 I/O 不存在端口復(fù)用的問題 ，方便用戶測試和擴展應(yīng)用 。 獨立 I/O 個數(shù) = 20*4 GND – GND 5v = 76 個，這其中有 3路時鐘信號 CLK1 CLK2 CLK3 這 3 個管腳只能做為輸入，使用時需要注意，另外 第 20 頁 共 38 頁 20 的四路時鐘采用 4個獨立的接口引出，實際可用 I/O 為 80 個 。 圖（ 17）為 I/O 接口的連接圖 ： 圖（ 17） FPGA 接口連接 本設(shè)計的開發(fā)板 ，把 EP2C8Q208C8 的 80 多個引腳用排針引出，而不把這些管腳與某些器件 固定 連接 ，這樣使開發(fā)板更加具有靈活應(yīng)用性和擴展性。 使用戶更加方便的應(yīng)用于更多功能的實現(xiàn)。 比如使用者可以用它來跟接口板連接 ，從而 用接口板上的顯示器件實現(xiàn)各種應(yīng)用的功能。 3 工程設(shè)計 對于 FPGA 電路的設(shè)計，首先要用軟件在電腦上繪出它的原理圖 和 PCB 圖。 本次設(shè)計的原理圖與 PCB 板仿真及封裝數(shù)據(jù)采用的是一款多功能軟件 Protel99?；?EDA技術(shù)的 仿真軟件 Protel99 在模擬電路中 有強大的 仿真功有和 模擬 實現(xiàn) 功能 。 Protel99 功能簡述 本次設(shè)計使用的是軟件 Protel99 [3]。 Protel99 是 PROTEL 公司推出的最新版本，應(yīng)用于電路原理圖設(shè)計、電路板設(shè)計等， 它 開創(chuàng) 了 桌面 EDA 的新紀元，它不僅在繪制原理圖、 PCB 板布局布線等方面功能更加完善，而且為用戶提供了功能強大，使用方便的電路仿真器，它可對所設(shè)計的電路原理圖進行模擬、分析 、驗證，即時的反映所設(shè)計電路的性能 。 它 基于 Windows 環(huán)境，功能強大，人機界面友好，能讓人們在具有最完整的功能環(huán)境下，提升設(shè)計上的品質(zhì)和效 率。 第 21 頁 共 38 頁 21 它能基于 Windows 98/2021/NT 環(huán)境下的電路原理圖輔助設(shè)計與繪制軟件其功能模塊包括電路原理圖設(shè)計、印制電路圖設(shè)計、電路信號仿真、可編程邏輯器件設(shè)計。 Protel99 軟件沿襲了 PROTEL 以前版本方便易學(xué)的特點，內(nèi)部界面與 PROTEL 99 大體相同，新增加了一些功能模塊，功能更加強大。 新增的層堆棧管理功能，可以設(shè)計 32 個信號層， 16 個地電層， 16 個機 械層。新增的 3D 功能讓您在加工印制版之前可以看到板的三維效果。增強的打印功能，可以輕松修改打印設(shè)置控制打印結(jié)果。 Protel99 共分 5 個模塊，分別是原理圖設(shè)計、 PCB 設(shè)計（包含信號完整性分析）、自動布線器、原理圖混合信號仿真、 PLD 設(shè)計。 Protel99 作為一種 電路圖繪制 工具 ,能夠?qū)λO(shè)計的 電路在電腦上進行布線。它 是電子設(shè)計者的首選軟件，幾乎所有的電子公司都要用到它 。 它包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號仿真、多層印制電路板設(shè)計（包含印制電路板自動布線）、可編程邏輯器件設(shè)計、圖表生成、電子表 格生成、支持宏操作等功能 ，同時還兼容一些其它設(shè)計軟件的文件格式，如 ORCAD， PSPICE， EXCEL 等，其多層印制線路板的自動布線可實現(xiàn)高密度 PCB 的 100％布通率。 我們可以用它來完成FPGA 開發(fā)板的電路設(shè)計。 電路原理圖設(shè)計 應(yīng)用 Protel99 建立 sch 文件， 將上述的各個功能模塊 整理后，繪制到 新建的 Protel原理圖文件中。 具體的 電路接口原理圖見附錄： 。因為 FPGA 的管腳比較多，各模塊之間的線路連接比較復(fù)雜。 不容易用導(dǎo)線直接相連，而且連接出來的效果不好 ，將會非常凌亂復(fù)雜，可讀性不高。 由此，此次 設(shè)計中原路圖的連接主要使用網(wǎng)絡(luò)節(jié)點來連接。 這樣不僅容易實現(xiàn)，方便連接，而且使復(fù)雜的原理圖看起來更加簡單明了。 通常的電路原理圖設(shè)計 流程 包括以下 6個步驟： （ 1） 設(shè)置原理圖設(shè)計環(huán)境； 比如 設(shè)置電路圖紙尺寸以及版面，用戶可以設(shè)置圖紙的尺寸、方向、網(wǎng)格大小以及標題欄等。 （ 2） 放置元件； 用戶根據(jù)實際電路的需要，從元器件庫里取出所需元器件放置到工作平面上，并對元器件的位置進行調(diào)整、修改。 （ 3） 原理圖布線； 將工作平面上的器件用有電氣意義的導(dǎo)線、符號連接起來，構(gòu)成一個完整的電路原理圖。 （ 4） 編輯和調(diào)整； 為了保證原理圖 的美觀和正確，就需要對元件位置進行重新調(diào)整。導(dǎo)線位置進行刪除、移動、更改圖形尺寸、屬性及排列等。 （ 5） 檢查原理圖； 檢查原理圖 保證 電性能可靠性 ， 選擇 Tools 下面 的 ERC，在 Rule Matrix種選擇要進行電氣檢查的項目，設(shè)置好各項后，在 Setup Ele ctrical Rlues Check對話框上選擇 OK即可運行電氣規(guī)則檢查，檢查結(jié)果將被顯示到界面上 。 第 22 頁 共 38 頁 22 （ 6） 生成網(wǎng)絡(luò)表。 當我們設(shè)計好原理圖 ,在進行了 ERC 電氣規(guī)則檢查正確無誤后 ,就要生成網(wǎng)絡(luò)表 ,為 PCB 布線 做準備。在正向設(shè)計中，原理圖 一般作為 PCB 設(shè)計的基礎(chǔ)環(huán)節(jié)和前提，而網(wǎng)絡(luò)表則是聯(lián)系電路原理圖設(shè)計與 PCB 設(shè)計的紐帶。根據(jù)生成的網(wǎng)表，我們就可以進入下一步的 PCB 設(shè)計 。 原理圖的設(shè)計可以用一個流程圖來表示： 圖（ 18） 原理圖設(shè)計流程 PCB 板 圖的設(shè)計 對 PCB 的布局和布線，是本設(shè)計中的難點之一。 因為 Altera 公司的 CycloneII 系列的 EP2C8Q208C8 芯片有 208 個管腳， SDRAM 也有 54 個管腳，加上復(fù)雜的外圍電路和各個功能模塊 (一共有 98 個元件 )，所構(gòu)成的電路是相當復(fù)雜的。 因此，對于 PCB 的布局和布線， 則 需要一定 的經(jīng)驗和技巧。 PCB 元件布局 不論是生產(chǎn)還是設(shè)計， 首先都得先遵守其相應(yīng) 工程 的基本規(guī)則。當然， PCB的布局也不例外。在考慮其基本原則的前提下，再進行各種修改設(shè)計。 元件布局基本規(guī)則 如下： 1. 按電路模塊進行布局，實現(xiàn)同一功能的相關(guān)電路稱為一個模塊，電路模塊中的元件應(yīng)采用就近集中原則，同時數(shù)字電路和模擬電路分開； 、標準孔等非安裝孔周圍 內(nèi)不得貼裝元、器件，螺釘?shù)劝惭b孔周圍 （對于 ）、 4mm（對于 M3）內(nèi)不得貼裝元器件； 第 23 頁 共 38 頁 23 3. 臥裝電阻、電感（插件）、電解電容 等元件的下方避免布過孔，以免波峰焊后過孔與元件殼體短路； 4. 元器件的外側(cè)距板邊的距離為 5mm； 5. 貼裝元件焊盤的外側(cè)與相鄰插裝元件的外側(cè)距離大于 2mm； 6. 金屬殼體元器件和金屬件（屏蔽盒等）不能與其它元器件相碰，不能緊貼印制線、焊盤，其間距應(yīng)大于 2mm。定位孔、緊固件安裝孔、橢圓孔及板中其它方孔外側(cè)距板邊的尺寸大于 3mm； 7. 發(fā)熱元件不能緊鄰導(dǎo)線和熱敏元件；高熱器件要均衡分布； 8. 電源插座要盡量布置在印制板的四周，電源插座與其相連的匯流條接線端應(yīng)布置在同側(cè)。特別應(yīng)注意不要把電源插座及其它 焊接連接器布置在連接器之間，以利于這些插座、連接器的焊接及電源線纜設(shè)計和扎線。電源插座及焊接連接器的布置間距應(yīng)考慮方便電源插頭的插拔； 9. 其它元器件的布置：所有 IC 元件單邊對齊，有極性元件極性標示明確，同一印制板上極性標示不得多于兩個方向，出現(xiàn)兩個方向時，兩個方向互相垂直； 10. 板面布線應(yīng)疏密得當，當疏密差別太大時應(yīng)以網(wǎng)狀銅箔填充，網(wǎng)格大于 8mil(或)； 11. 貼片焊盤上不能有通孔，以免焊膏流失造成元件虛焊。重要信號線不準從插座腳間穿過； 12. 貼片單邊對齊，字符方向一致，封裝方向 一致； 13. 有極性的器件在以同一板上的極性標示方向盡量保持一致。 元器件放置的通常順序： 電路模塊中的元件應(yīng)采用就近集中原則，同時數(shù)字電路和模擬電路分開； 放置與結(jié)構(gòu)有緊密配合的固定位置的元器件，如 主芯片， 電源插座、