【導(dǎo)讀】出現(xiàn)并應(yīng)用于實際電網(wǎng)工程中。伴隨著電子式互感器的研發(fā)與應(yīng)用，加快了數(shù)。字化、智能化變電站建設(shè)的腳步。而本文主要是針對數(shù)字化、智能化變電站電。合并單元的研制不僅能簡化。二次設(shè)備的設(shè)計，而且還能夠?qū)崿F(xiàn)數(shù)據(jù)的無縫連接和共享。特別的，IEC61850國際電力系統(tǒng)通信標(biāo)準(zhǔn)的頒布，奠定。和合并單元的配置原則有所不同。結(jié)合國家電網(wǎng)公司推薦的數(shù)字化變電站過程。層網(wǎng)絡(luò)結(jié)構(gòu)，即GOOSE組網(wǎng)、SV點對點方式，分析了合并單元的接口。集模塊、數(shù)據(jù)處理模塊和數(shù)據(jù)發(fā)送模塊?；ジ衅鞑蓸油?；不同變電站也要求相同的時間基準(zhǔn)，完成站間同步。據(jù)重采樣時，不免帶來數(shù)字信號混疊，為此采用匹配的一個數(shù)字濾波器。引起的，一是合并單元解碼、濾波器等數(shù)據(jù)處理帶來的時延。針對合并單元軟件設(shè)計的三大模塊，本文基于FPGA給出了詳細的設(shè)計。值、FIFO和A/D控制模塊等子模塊。法、以太網(wǎng)控制器模塊等。

　　

【正文】 學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 15 （ 3） 基于 DSP+FPGA 實現(xiàn)方案 [29]。合并單元硬件部分主要由 2 部分構(gòu)成，一部分是電源模塊；另一部分是 CPU 板，主要包括遙信開入量插件 DI、智能IO 插件、 FLASH 存儲器、 DSP、 SDRAM 存儲器、 USB 端口、 10M/100M 以太網(wǎng)接口和光纖接口等部分組成。硬件框圖如圖 24 所示。這種硬件方案雖然能提高合并單元并行數(shù)據(jù)計算、處理能力，易于系統(tǒng)維護和擴展，但是這種多芯片方案接口較多，不利于調(diào)試。 C P U以 太 網(wǎng)接 口F P G AU S BF L A S HS D R A MD I/ I O 圖 2 4 采用 DSP+FPGA 實現(xiàn)合并單元硬件框圖 （ 4） 基于雙獨立 CPU 實現(xiàn)方案 [30]。文獻 [31]采用單獨的 ARM 作為合并單 硬件電路的核心 CPU，顯然外圍接口有限，而且電子式互感器的采樣數(shù)據(jù)必須經(jīng)過 A/D 轉(zhuǎn)換才能處理。如圖 25 所示方案由 dsPIC 和 ARM2 個獨立的 CPU 構(gòu)成。 dsPIC 處理的數(shù)據(jù)包括電壓、電流和開關(guān)量，并能處理一些簡單的開關(guān)操作。 ARM 主要負責(zé)與以太網(wǎng)信息交換和通信。這種實現(xiàn)方案使數(shù)據(jù)處理和通信相互獨立。 dsPIC 芯片具有大量的外圍組件、完整的 DSP 驅(qū)動、強 大的開發(fā)環(huán)境等， ARM 具有很少的門電路、中斷時延小、低功耗等特性。 A R MR A Md s P I C模 擬 量 輸 入數(shù) 字 量 輸 入開 關(guān) 量 輸 入時 鐘G O O S E 報 文S M V 報 文常 規(guī) 互 感 器非 常 規(guī) 互 感 器開 關(guān)以 太 網(wǎng)I E E E 1 5 8 8以 太 網(wǎng)以 太 網(wǎng)I E C 6 1 8 5 0 8 1I E C 6 1 8 5 0 9 圖 2 5 雙獨立 CPU 框圖 （ 5）基于 FPGA 實現(xiàn)方案 [32]。 隨著 FPGA 技術(shù) 的迅猛發(fā)展，單芯片上數(shù)百萬個 邏輯門數(shù) 早已經(jīng)實現(xiàn) ， 因此，可以 實現(xiàn) 整個硬件 系統(tǒng) 的 高度集成； 開發(fā)者可以 通過多次 編程、擦除或者 其他的軟件 即可實現(xiàn)不同 要求的電路；和 DSP實現(xiàn)方案 相比較 ， FPGA 沒有內(nèi)存飽和、死機等問題，并且，硬件電路相對穩(wěn)四川大學(xué)工程碩士學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 16 定、運算速度快 ，可以 并 行處理高速的采樣數(shù)據(jù)；此外，一塊 FPGA 芯片 就能夠 完成 MU數(shù)據(jù)采集、 數(shù)據(jù) 處理以及 數(shù)據(jù) 發(fā)送 等主要功能，簡化了硬件電路和多芯片接口的 復(fù)雜度；最后， FPGA 有 豐富的 I/O 接口 ， 能夠滿足多位數(shù)據(jù)的輸入輸出 需求。 通過以上 幾種 硬件方案比較， 采用 FPGA 作為 本文 MU的硬件核心，其結(jié)構(gòu) 如圖 26 所示。根據(jù) 前面 介紹的 典型變電站互感器和合并單元的配置方案，硬件主要包括 電源插件 、電子式互感器插件、 模擬量插件、 發(fā)送插件和主CPU板等。 對于電子式互感器輸出可能是小信號，則需要采用 AD實現(xiàn)模數(shù)轉(zhuǎn)換，這部分可以由電子式互感器插件模塊實 現(xiàn)。 由此可見，本文設(shè)計的總體硬件結(jié)構(gòu)，能夠滿足 FT3 信號、小信號和模擬信號的要求。 1 P P SF P G A間 隔 層 設(shè) 備 （ 保護 、 測 量 、 錄 波 器等 ）、模 擬 量 插 件電 源 插 件電 子 式 互 感 器 插 件發(fā) 送 插 件電 子 式 互 感 器數(shù) 字 輸 出 / 電壓 M U 輸 出光 纖聯(lián) 接 器I E C 6 0 0 4 48多 模 光 纖調(diào) 理 電 路常 規(guī)P T / C T電 子 式 互 感 器小 信 號 輸 出P T / C T轉(zhuǎn) 換 器濾 波電 路A D C( A D 7 6 5 6 )調(diào) 理電 路濾 波電 路主 C P U 板以 太 網(wǎng) 接口I E C 6 1 8 5 0 9 2X C 6 S L X 1 5 0 圖 26 基于 FPGA 的合并單元硬件框圖 FPGA 芯片型號規(guī)格的選取，直接影響著系統(tǒng)的擴展性、處理數(shù)據(jù)的速度。由于外圍硬件接口可能要求的電壓不同，如有些需要 ，有些需要，這就要求 FPGA 接口能夠輸出不同的電壓， 需要考慮有豐富的 Bank 資源。 為了滿足靈活性、實時性、和可靠性，綜合統(tǒng)籌 MU 設(shè)計經(jīng)濟性、數(shù)據(jù) 處理速度、芯片資源， FPGA 芯片 選取 Xilinx 公司 Spartan 系列 XC5LX220T， 不僅加強了邏輯單元的容量，還設(shè)置了專用塊 RAM 和乘法器，具有處理復(fù)雜的四川大學(xué)工程碩士學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 17 信號的能力。 XC5LX220T 采用 45nm工藝， 含有 34560 個 silce；每 個塊 RAM的大小為 36Kb，總?cè)萘窟_ 7632kbit； DSP48 silce 工作頻率可達到 250MHz，包含 180 個 silce；可用 I/O 數(shù) 最大 多達 1200 個；電壓支持 和 。 數(shù)字化變電站合并單元軟件功能設(shè)計 數(shù)字化變電站電力系統(tǒng)中的重要環(huán)節(jié)， 主要完成變壓、變相等功能。根據(jù)數(shù)字化變電站合并單元設(shè)計要求，可以將合并單元模塊化，主要分為數(shù)據(jù)接收模塊、數(shù)據(jù)處理模塊和數(shù)據(jù)發(fā)送模塊，如圖 26 所示： 接 收 解 析數(shù) 據(jù)處 理數(shù) 據(jù)發(fā) 送C T P T 轉(zhuǎn)換 / 濾 波電 路A / D 采 樣A D 控 制 器采 樣數(shù) 據(jù)G P S模 擬信 號FPGA9 2 數(shù) 據(jù)處 理 后信 號采 樣脈 沖小 信 號數(shù) 據(jù)接 收模 塊數(shù) 據(jù)處 理模 塊數(shù) 據(jù)發(fā) 送模 塊保護測控設(shè)備調(diào) 理電 路F T 3 報 文 圖 2 7 合并單元功能模塊 （ 1）數(shù)據(jù)接收模塊 數(shù)據(jù)接收模塊的主要功能是接收 電子式互感器發(fā)送 的 FT3 報文和小信號以及由常規(guī)互感器采集 的模擬信號。首先，解碼還原數(shù)字信號。將接收的小信號和模擬信號需要經(jīng)過 A/D轉(zhuǎn)換為數(shù)字信號，而由曼徹斯特碼組幀 的 FT3 報 文 ，則需要解碼為二進制碼，并進行 CRC 校驗；其次，必須保證各路采樣數(shù)據(jù) 同步；最后，按照采樣 和通道 順序，依次輸出給下一個模塊。 （ 2）數(shù)據(jù)處理模塊 四川大學(xué)工程碩士學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 18 數(shù)據(jù)處理模塊主要 包括數(shù)字濾波器、相位補償模塊。數(shù)字濾波主要是消除由接收模塊發(fā)送 的多路數(shù)據(jù)重采樣出現(xiàn) 的 混疊現(xiàn)象， 相位補償是針對 由解碼和電子式互感器采集原理 帶來的延時 引起的 相位 偏差 。 （ 3）數(shù)據(jù)發(fā)送模塊 數(shù)據(jù)發(fā)送模塊是 MU 輸出 的重要接口，主要通過以網(wǎng)絡(luò)為媒介將經(jīng)過 MU處理過的 采樣數(shù)據(jù)發(fā)送給間隔層的 測量、 保護 裝置 及后臺。 本文采用 IEC 6185092 報文格式發(fā)送采樣 同步數(shù)據(jù) 。 本章小結(jié) 本章主要分析了 變 電站整體數(shù)字化方案以及給出了 MU 總體設(shè)計。通過對變電 站互感器和合并單元的技術(shù)要求和配置原則闡述，以典型變電站主接線 為例，給出了 具體的 配置方案。 通過介紹數(shù)字化變電站網(wǎng)絡(luò)配置方式，分析了MU 接口 。最后 ，通過 比較了 幾種實現(xiàn) MU 硬件的 方案，明確了 MU的硬件方案以及 總體框架。 四川大學(xué)工程碩士學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 19 3 合并單元技術(shù)分析 數(shù)據(jù)同步技術(shù) 由于合并單元的輸入從多個非常規(guī)互感器或者常規(guī)互感器而來，不免存在采樣時刻不一致的情況，因此首先要保證采樣數(shù)據(jù)同步。合并單元同步主要包括 4 個方面 [33]： 1）同一過程 層內(nèi)的各采樣電壓電流量同步； 2）關(guān)聯(lián)間隔層之間的同步； 3）關(guān)聯(lián)變電站間的同步； 4）廣域同步。 在 IEC600448 標(biāo)準(zhǔn)中給出 了兩種 典型的實現(xiàn) MU 同步的方法： 1）向各數(shù)據(jù)采集裝置發(fā)出同步信號（脈沖同步法 [34][35]） ； 2） 在 各 MU 中 采用線性插值算法， 實現(xiàn)各路采集數(shù)據(jù)同步 [36]。 脈沖同步法 在合并單元框架結(jié)構(gòu)中可以看出，每個 MU 都配置了一個 1PPS 接口，可以接收 GPS 發(fā)出的 1PPS 信號。 MU 不僅可以根據(jù)秒脈沖對系統(tǒng)的晶振溫漂校正，還能夠同步 MU 內(nèi)以及 MU間的采樣信號 [ 37]。對于硬 件中的 A/D 采樣信號輸入，都是由此信號輸出的控制采樣信號。 在 IEC600447/8 中明確規(guī)定了 時鐘信號為光信號和電信號中的一種， 每秒發(fā)送一個時間脈沖，并且秒脈沖觸發(fā)時刻為上升沿。 MU 需要對秒脈沖的有效性進行校核，如果輸入的為光信號，則脈沖間隔 1t 500ms? ，脈沖寬度 t 10h us? ，而且觸發(fā)的闕值不低于光量的一半，如圖 31所示。 015 0 %電 壓 / 光 量ht 1t校 正 時 刻1 脈 沖 / s 圖 3 1 1PPS 波形 四川大學(xué)工程碩士學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 20 插值同步 由前面介紹可以， MU 采集的數(shù)據(jù)并不是同步信號，即并不是同一時刻的采樣信號 。但是，可以運用插值算法，計算出同一采樣時刻的各采樣值，如圖32 所示，以 A 相電流為例，如果已知采樣時刻前一個采樣點和后一個采樣點的值，便可運用插值算法計算出采樣時刻的采樣值。 采 樣 值A(chǔ) 相 的 電 流采 樣 值B 相 的 電 流推 算 值B 相 的 電 流推 算 值A(chǔ) 相 的 電 流 圖 3 2 插值同步 眾所周知，插值算法的原理簡單，實用性強，但是不免帶來些瑕疵，比如誤差 。由于不同的插值算法的誤差也不盡相同，為了滿足 保護、測控等二次設(shè)備的采樣精度要求，下面對于常用的幾種插值算法進行分析。 xtnt1nt?? ?ti( )txtnx1nx?x? 圖 3 3 一次插值 1） 一次 插值 假 設(shè)電流曲線為 ()ti ， nx 、 1nx? 分別為 tn 、 1tn? 時刻的采樣值，如圖 33 所示。四川大學(xué)工程碩士學(xué)位論文 基于 FPGA數(shù)字化變電站合并單元設(shè)計與仿真 21 根據(jù) Lagrange 一次線性插值 算法， 通過演算得出 t 時 的值 ()xt ， 1 111( ) ( ) ( ) nnnnn n n nt t t tx t x t x tt t t t? ??????? （ 31） 線性插值有一定的誤差，從圖中可以看出誤差 x? ，其表達式為： 39。39。11() ( ) ( ) , [ , ]2! n n n nxx t t t t x x? ???? ? ? ? ? ? ? （ 32） 2） 二次插值 假 設(shè)電流 波形表達式 為 ()tx ，如圖 34 所示， 1nx? 、 nx 、 1nx? 分別為 1tn? 、 tn 、1tn? 時刻采樣值 ，通過 Lagrange 二次插值 算法 ， 演算得出 t 時刻的值 ()xt ， 0 1 1 2 1( ) ( ) ( ) ( ) ( ) ( ) ( )n n nx t a t x t a t x t a t x t??? ? ? （ 33） 其中： 101 1 1( ) ( )() ( ) ( )nnn n n nt t t tat t t t t?? ? ???? 111 ( )( )() ( )( )nnn n n nt t t tat t t t t????? （ 34） 121 1 1( ) ( )() ( ) ( )nnn n n nt t t tat t t t t?? ? ???? xt1nt?nt1nt?n 1xnx1nx?? ?ti( )tx 圖 3 4 二次插值 二次插值的 誤差為： 39。39。39。1 1 1 1() ( ) ( ) ( ) , [ , ]3! n n n n nxx t t t t t t x x? ?? ? ? ?? ? ? ? ? ? ? ? （ 35） 假 設(shè)電流表達式 ()it 為： 0