【導讀】且隨著頻繁的使用會很容易損壞，維修費用很高，這種情況很不合理。的需要，而且成本很低、操作簡潔方便，為信號源的設計提供一個可參考途徑?，F(xiàn)如今，信號源已經(jīng)向小型化、智能化、通用化的方向發(fā)展。用先進的設計方法和大規(guī)?？删幊唐骷右詫崿F(xiàn)才能適應這種發(fā)展趨勢。等大規(guī)?？删幊唐骷陌l(fā)展成熟和EDA技術為此奠定了良好的軟硬件基礎。換為模擬信號，最后通過信號調理電路，達到課題的技術要求。語言進行程序設計。

　　

【正文】 1 2 3 48 7 6 5RP4RESPACK3+15V15VAGNDGNDO0 O1 O2 O3 O4 O5 O6 O73 21411Y3ALM1243 21411Y4ALM124R33100R363KR3512KR373KR3412KR38100R413KR3912KR4012KR423KR23100R242KR2610KR251KR272.4KR28100R2912KR313KR3012KR323KOUT4AGND+5V+2.5V+2.5V+2.5VO4 O5O6O7R442.5KR432.5KR452.5KR4610KR2 10KR1 2KC26104C22106VCCC3104C4 1u C5104AGNDAGNDAGND3 21411Y1ALM1243 21411Y2ALM124R3 100R4 2KR6 10KR51KR7 2.4KOUT0AGND+5VO01098Y1CLM1241098Y2CLM124C9 1uOUT2AGNDR581KAGNDR13100R550R163KR1512KR173KR1412K+2.5VO25 67Y1BLM1245 67Y2BLM124C8 1uOUT1AGNDAGNDR8 100R113KR1012KR123KR9 12K+2.5VO112 1314Y1DLM12412 1314Y2DLM124C101uOUT3AGNDAGNDR18100R213KR2012KR223KR1912K+2.5VO3+5V+15V 15V+15V 15V+15V 15V+15V 15VD2 IN4007D3 IN4007R5701234B1 3A/100V1234B2 3A/100VR54300R561K+15V15VVOUTA0 A1 A2OUT0OUT1OUT2OUT3OUT4OUT5OUT6OUT7EN18A017A116A215A314S119S220S321S422S523S624S725S826S911S1010S119S128S137S146S155S164VDD1D28VSS27U10ADG506AD1 IN4007C6 104C7 104C1 104C2 104+15V15VAGNDR6010KC40106VCCAGND506EN5 0 6 E N1 2 3 4 5 6 7 8 9 10J2 CON101 2 3 4 5 6 7 8 9 10J1 CON101 2 3 48 7 6 5RP5RESPACK3+5V河北經(jīng)貿大學畢業(yè)論文 28 附錄 2 VHDL 代碼 library ieee。 use 。 use 。 use 。 entity xinhao is port( clk: in std_logic。 s1 : in std_logic。 en: out std_logic。 WE : OUT std_logic。 oe : out std_logic。 dig: out std_logic_vector(7 downto 0)。 A: out std_logic_vector(2 downto 0)。 pa: out std_logic_vector(12 downto 0) )。 end xinhao。 architecture behavior of xinhao is signal count2 :std_logic_vector(12 downto 0)。 signal f_clk :std_logic。 signal dclk :std_logic。 signal count4 :std_logic_vector(7 downto 0)。 begin we=39。139。 en=39。139。 oe=39。039。 dclk=f_clk。 p0:process(clk,s1) 河北經(jīng)貿大學畢業(yè)論文 29 begin if s1=39。039。 then f_clk=39。039。 elsif clk39。event and clk=39。139。 then f_clk= not f_clk。 end if。 end process p0。 p1:process(dclk,s1) begin if s1 = 39。039。 then count2 = 0000000000000。 elsif dclk39。event and dclk = 39。139。 then count2 = count2 + 1。 end if。 end process p1。 p2:process(dclk,s1) begin if s1 = 39。039。 then count4 = 00000000。 elsif dclk39。event and dclk = 39。139。 then count4 = count4 + 1。 end if。 end process p2。 dig(7 downto 0) = count4(7 downto 0)。 A(2 downto 0) = count2(2 downto 0)。 A1 = d(1)。 A2 = d(2)。 河北經(jīng)貿大學畢業(yè)論文 30 pa(12 downto 10) = count2(2 downto 0)。 pa11 = d(1)。 pa12 = d(2)。 pa(9 downto 0) = count2(12 downto 3)。 pa1 = d(4)。 pa2 = d(5)。 pa3 = d(6)。 pa4 = d(7)。 pa5 = d(8)。 pa6 = d(9)。 pa7 = d(10)。 pa8 = d(11)。 pa9 = d(12)。 end behavior。 河北經(jīng)貿大學畢業(yè)論文 31 致 謝 在論文的結尾，我要感謝我的 指導老師金素梅老師、班主任郭莉莉老師 和 我的 同學們 ，他們在我完成畢業(yè) 論文的日 子里不斷的鼓勵我，幫助我，直到 論文順利完成。 感謝金素梅老師和郭莉莉 老師 的熱心 輔導，本次畢業(yè)設計從開始到結束都是在他們的關心和指導下完成的，在此要表示衷心的感謝！ 正是在他們的悉心指導和嚴格要求 下 ，我的論文才能得以順利完成， 他們對我的幫助必將對我今后的更進一步的學習產(chǎn)生深遠的影響。然后我還要感謝系里給予我們書籍上的援助，在此表示衷心的感謝。 最后，向所有給予我關心、幫助和支持的 老師 及朋友 致以誠摯的謝意。 河北經(jīng)貿大學畢業(yè)論文 32 參考文獻 [1] 王誠 ， FPGA設計的指導性原則 ， 電子稿 ， 2020 [2] 胡晟 ， FPGA設計進階 ， 可編程邏輯器件中文網(wǎng) （ [3] 于楓、 張麗英等 ， ALTERA可編程邏輯器件應用技術 ， 北京：科學 出版社 ， 2020 [4] 史小波，集成電路設計 VHDL 教程，北京：清華大學出版社， 2020 [5] FPGA 設計中關鍵問題的研究 ， 西安：西安電子科技大學出版社 ， 2020 [6] 趙曙光 ， 郭萬有 ， 楊頌華 ， 可編程邏輯器件原理、開發(fā)與應用 ， 西 安：西安電子科技大學出版社 ， 2020 [7] EDA 先鋒工作室， Altera FPGA/CPLD 設計 (高級篇 )，北京：人民 郵電出版社， 2020 [8] 張建華 ， 數(shù)字電子技術 第二版 ， 北京：機械工業(yè)出版社 ， 2020 [9] 閻石 ， 數(shù)字電子技術基礎 ， 第四版高等教育出版社 ， 2020 [10] 黃智偉， FPGA 系統(tǒng)設計與實踐，北京：電子工業(yè)出版社， 2020 [11] 盧毅 ， 賴杰 ， VHDL與數(shù)字電路設計 ， 北京：科學出版社 ， 2020 [12] 侯伯亨 ， 顧新 ， VHDL硬件描述語言與數(shù)字邏輯電路設計 — 電子 工 程師必備知識 ， 西安：西安電子科技大學出版社 ， 2020 [13] 徐惠民，安德寧 ， 數(shù)字邏輯設計與 VHDL描 述（第二版） ， 機械工 業(yè)出版社 ， 2020 [14] 徐欣 ， 于紅旗 ， 基于 FPGA 的嵌入式系統(tǒng)設計 ， 北京：機械工業(yè)出 版社， 2020 [15] 李剛強， 田斌 ， 易克初， FPGA 設計中關鍵問題的研究，電子技術 應用， 2020 [16] Altera Property Catalog， 1999 [17] Altera Digital Library,March， 2020 [18] San Jose， MAX+PLUS II Introduction， USA： Altera Corporation， 2020河北經(jīng)貿大學畢業(yè)論文 1