【導(dǎo)讀】介紹了基于VHDL語言設(shè)計(jì)的電梯控制器，并進(jìn)行了電路綜合和仿真。EDA技術(shù)不是某一學(xué)科的分支，或某種新的技能技術(shù)，它是一們綜合性學(xué)科，設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。大的生命力和應(yīng)用潛力。EDA是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的字自動設(shè)計(jì)。第1章引言………和“自頂向下”的設(shè)計(jì)方法，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行層次劃分和結(jié)構(gòu)設(shè)計(jì)。高層次的系統(tǒng)行為進(jìn)行描述。在系統(tǒng)一級進(jìn)行驗(yàn)證，最后用邏輯綜合優(yōu)化工具生。成門級邏輯電路網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)可以是印刷電路板或?qū)Ｓ眉呻娐?。EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路

　　

【正文】 SEG 的功能是將樓層顯示的信號轉(zhuǎn)換成可以用數(shù)碼管顯示的信號。 圖 4 模塊 SEG library ieee。 use 。 entity seg is port(a:in std_logic_vector(3 downto 1)。 clk:in std_logic。 q:out std_logic_vector(6 downto 0))。 end seg。 architecture seg_arc of seg is begin process(clk) begin if clk’event and clk=’1’then case a is when “001”=q=”0000110”。 22 when “010”=q=”1011011”。 when “100”=q=”1001111”。 when others=null。 end case。 end if。 end process。 end seg_arc。 模塊 DIAN 見圖 5。 該模塊的功能是將電梯工作模式利用 16X16 點(diǎn)陣顯示出來。 圖 5 模塊 DLAN library ieee。 use 。 use 。 entity dian is port(clk,mode:in std_logic。 sel:out std_logic_vector(3 downto 0)。 q:out std_logic_vector(0 to 15))。 end dian。 architecture dian_arc of dian is begin process(clk) variable seel:std_logic_vector(3 downto 0)。 23 begin if clk’event and clk=’1’then seel:seel+1。 if mode=’0’then case seel is when “0011”=q=”0000110000000000”。 when “0100”=q=”0001100000000000”。 when “0101”=q=”0011000000000000”。 when “0110”=q=”0110000000000000”。 when “0111”=q=”1111111111111111”。 when “1000”=q=”1111111111111111”。 when “1001”=q=”0110000000000000”。 when “1010”=q=”0011000000000000”。 when “1011”=q=”0001100000000000”。 when “1100”=q=”0000110000000000”。 when other=q=”0000000000000000”。 end case。 else case seel is when “0011”=q=”0000000000110000”。 when “0100”=q=”0000000000011000”。 when “0101”=q=”0000000000001100”。 when “0110”=q=”0000000000000110”。 when “0111”=q=”1111111111111111”。 when “1000”=q=”1111111111111111”。 when “1001”=q=”0000000000000110”。 when “1010”=q=”0000000000001100”。 when “1011”=q=”0000000000011000”。 when “1100”=q=”0000000000110000”。 when other=q=”0000000000000000”。 24 end case。 end if。 end if。 sel=seel。 end process。 end dian_arc。 仿真結(jié)果 該控制器由 VHDL 語言實(shí)現(xiàn)。在 XXXX 中仿真，仿真結(jié)果如圖 6 所示。電梯在 1 樓（ dir=“ 0000”）時(shí)處于等待狀態(tài)，有 2 個(gè)乘客進(jìn)入電梯，一個(gè)到 2 樓（ dir=”0001”） ,一 個(gè)到 3 樓（“ dir=0010”） ,則 dir 的第 2 位和第 3 位置位。 urr 為“ 000A”， lamp 變?yōu)椤?11”、電梯轉(zhuǎn)為上升狀態(tài)。當(dāng)電梯到達(dá) 2 樓時(shí)， urr 的第 2位復(fù)位變?yōu)椤?000B”，電梯門自動打開，后有提前關(guān)門的請求，電梯開門開始運(yùn)行。電梯到達(dá) 3 樓后 urr 第 3 位復(fù)位為“ 0000”，電梯開門讓乘客出去。從圖 6可見實(shí)現(xiàn)了電梯控制器的設(shè)計(jì)。 總結(jié) 25 VHDL 語言既具有高級編程語言的優(yōu)點(diǎn)，又有并行執(zhí)行的特性，使設(shè)計(jì)者脫離了底層電路，而在更高的層次上考慮電路的各種時(shí)序和邏輯關(guān)系。這樣設(shè)計(jì)者可以 采用自頂向下的設(shè)計(jì)方法和并行工作的設(shè)計(jì)原則。 用 VHDL 硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA軟件進(jìn)行編譯優(yōu)化仿真極大的減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。這種設(shè)計(jì)方法必在將來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 (1)在進(jìn)行設(shè)計(jì)時(shí)，最主要的是先設(shè)計(jì)理清時(shí)序。在單個(gè)實(shí)現(xiàn)各個(gè)模塊功能時(shí)比較簡單。但將各個(gè)功能模塊綜合在一起之后就需要理清它們的時(shí)序，才能夠共用數(shù)據(jù)總線，使其互不干擾地工作。 (2)設(shè)計(jì)完成后要在模版上仿真，來驗(yàn)證所編程序的正確性和可行性。在仿真的時(shí)候會出現(xiàn)比較 多的問題，如果能夠耐心的解決將會獲益良多。 (3)有的程序可能在仿真時(shí)時(shí)序是完全正確的，而將程序下載到板子上之后卻發(fā)現(xiàn)不對。這主要是由于各個(gè)功能實(shí)現(xiàn)時(shí)會有時(shí)延，這在仿真時(shí)是反映不出來的。因此編程時(shí)要注意在選中某個(gè)片子之前，要先將計(jì)算出的數(shù)據(jù)信號先放到數(shù)據(jù)總線上。 (4)要仔細(xì)研究仿真時(shí)所獲得的波形圖，確定所做的設(shè)計(jì)穩(wěn)定又實(shí)用。 在此次設(shè)計(jì)中，我掌握了一些使用 VHDL 語言編程的基本方法。在設(shè)計(jì)的過程中我深深的體會到， VHDL 語言實(shí)在是一個(gè)很好用的硬件描述語言。它具有強(qiáng)大的生命力和應(yīng)用潛力。它必將成為數(shù)字系統(tǒng)設(shè) 計(jì)中的一種重要工具。 致謝 26 參考文獻(xiàn) [1]夏宇聞 從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn) . 北京：高等教育出版社 . [2]劉必虎，沈建國 數(shù)字邏輯電路 北京：科學(xué)出版社 . [3]龔建榮 可編程器件綜述 軍事通信技術(shù) 1997，（ 63）： 33－ 36. [4] （美） James Gray VHDL Design Representation and Synthesis(Second Edition) PH PTR [5] 曾繁泰，陳美金 VHDL 數(shù)字系統(tǒng)設(shè)計(jì)（第二版） 清華大學(xué)出版社 202011 [6] 曾繁泰，陳美金 VHDL 程序設(shè)計(jì) 清華大學(xué)出版社 202011 [7] 盧毅 VHDL 與數(shù)字電路設(shè)計(jì) 北京：科學(xué)出版社 . [8] 北京理工大學(xué) ASIC 研究所 VHDL 語言 100 例詳解 清華大學(xué)出版社 202031