基于vhdl語言的交通信號燈設計-資料下載頁
2024-11-16 20:03本頁面
【導讀】作為交通信號燈，設計一個交通信號燈控制器，示意圖如圖1-1所示。交通燈紅變綠是直接進行的，沒有間隔時間；主干道上的綠燈時間為40秒，支干道的綠燈時間為20秒；在任意時間，顯示每個狀態(tài)到該狀態(tài)結束所需的時間。實驗箱進行驗證。制計數(shù)器，并產生允許十位計數(shù)器計數(shù)的控制信號。狀態(tài)寄存器實現(xiàn)狀態(tài)轉換和。經過五個模塊的處理，使時間計數(shù)、紅綠燈顯示能夠正常運行。模塊JTD_TIME、譯碼驅動模塊JTD_LIGHT、顯示模塊JTD_DIS和分頻模塊JTD_FQU. 控制的模塊根據(jù)外部輸入信號M2~M0和計時模塊JTD_TIME的輸入信號，產生系統(tǒng)的狀態(tài)機，控制其他部分協(xié)調工作?？刂颇K的源文件程序如下：
【正文】 IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 AT,BT:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 END JTD_DIS。 ARCHITECTURE JTD_4 OF JTD_DIS IS SIGNAL OU,STL,STH,MM:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL DIS,DS:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL SL:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN MM=0amp。M。 STH=XA。 PROCESS(CLR,CLK1K) BEGIN IF CLR=39。139。THEN SL=000。 ELSIF(CLK1K39。EVENT AND CLK1K=39。139。)THEN IF SL=101THEN SL=000。 清 39。039。 ELSE SL=SL+1。 計數(shù) END IF。 END IF。 END PROCESS。 PROCESS(SL) BEGIN CASE SL IS 數(shù)碼管的位選 WHEN000=OU=BT(3 DOWNTO 0)。 WHEN001=OU=BT(7 DOWNTO 4)。 WHEN010=OU=AT(3 DOWNTO 0)。 WHEN011=OU=BT(7 DOWNTO 4)。 WHEN100=OU=STL。 WHEN101=OU=STH。 WHEN OTHERS=OU=X0。 END CASE。 END PROCESS。 PROCESS(OU) BEGIN CASE OU IS 數(shù)碼管的譯碼 WHEN X0=DS=00111111。 顯示 39。039。 WHEN X1=DS=00000110。 顯示 39。139。 WHEN X2=DS=01011011。 顯示 39。239。 WHEN X3=DS=01001111。 顯示 39。339。 WHEN X4=DS=01100110。 顯示 39。439。 WHEN X5=DS=01101101。 顯示 39。539。 WHEN X6=DS=01111100。 顯示 39。639。 WHEN X7=DS=00000111。 顯示 39。739。 WHEN X8=DS=01111111。 顯示 39。839。 WHEN X9=DS=01101111。 顯示 39。939。 WHEN OTHERS=DS=00000000。 END CASE。 END PROCESS。 PROCESS(MM,CLK) BEGIN IF MM=X4THEN STL=X5。 數(shù)碼管產生進位 ELSE STL=MM+1。 END IF。 IF CLR=39。139。THEN DIS=X00。 ELSIF MM=X4THEN DIS=DS。 ELSIF SL=100THEN IF CLK=39。039。THEN DIS=DS。 ELSIF DIS=X00THEN END IF。 ELSE DIS=DS。 END IF。 END PROCESS。 LED=DIS(6 DOWNTO 0)。 SEL=SL。 END JTD_4。 該模塊的功能仿真波形圖如圖 46 所示 圖 46功能仿真 分頻模塊 JTD_FQU 的設計 本系統(tǒng)提供動態(tài)掃描需要的 1kHz 的脈沖，而系統(tǒng)時鐘需要 1Hz 的脈沖。分頻器主要為系統(tǒng)提供所需的時鐘脈沖。該模塊將 1kHz 的脈沖進行分頻，產生 1S的方波，作為系統(tǒng)時鐘信號和特殊情況下的倒計時閃爍信號。其源程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY JTD_FQU IS PORT( CLK1K:IN STD_LOGIC。 CLK:OUT STD_LOGIC )。 END JTD_FQU。 ARCHITECTURE JTD_5 OF JTD_FQU IS SIGNAL Q:STD_LOGIC_VECTOR(9 DOWNTO 0)。 BEGIN PROCESS(CLK1K) BEGIN IF(CLK1K39。EVENT AND CLK1K=39。139。)THEN Q=Q+1。 計數(shù) END IF。 END PROCESS。 CLK=Q(9)。 END JTD_5。 該模塊的時序仿真圖如圖 47 所示
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