電子設(shè)計自動化eda-資料下載頁
2025-01-10 01:57本頁面
【正文】 e，即文本輸入文件，選擇 OK，未命名的文本編輯窗口被打開。③ 在文本編輯窗口的 File菜單下，選中 Save或 Save As，在接著出現(xiàn)的窗口下，選擇建立項目的目錄，輸入 VHDL文件名，按OK，建立一個新文本文件。 文本文件輸入 VHDL文件的編輯 ?直接編輯?利用模板編輯?AHDL Template?VHDL Template?Verilog Template? VHDL文件的錯誤檢查為了保證輸入的 VHDL文件的正確性，應(yīng)檢查文件的句法錯誤:選擇 File?Project/Save Check。? 建立默認(rèn)邏輯符號 VHDL文件格式描述的邏輯設(shè)計同樣可以建立一個同名的邏輯符號，以方便其它邏輯設(shè)計的調(diào)用。 VHDL邏輯符號建立的方法與原理圖邏輯符號建立的方法完全一樣。首先將 VHDL文件調(diào)入，選 File菜單下 Create Default Symbol ，建立一個與VHDL文件 *.vhd相同文件名，不同后綴的符號文件 *.sym。 MAX+plusII支持多級層次化設(shè)計，也就是說允許在一個設(shè)計方案中，支持多層設(shè)計結(jié)構(gòu)，每層中的設(shè)計文件可以是不同格式的設(shè)計文件，因此，也稱為混合輸入法。 在MAX+plusII提供的 Hierarchy Display層次顯示窗口，可以靈活地進(jìn)入每層設(shè)計文件的編輯窗口。 層次化設(shè)計步驟如下：? 建立頂層圖形文件? 調(diào)用已建立的符號 ? 進(jìn)行符號之間的連接 頂層文件的編譯處理、仿真檢測、器件選擇、引腳鎖定、下載編程等各種操作與其他文件的處理相同。 層次化設(shè)計文件的輸入? 對于已建立的層次化設(shè)計文件，在 MAX+plusII菜單下選擇 Hierarchy Display命令，屏幕將顯示該項目的層次結(jié)構(gòu)。每個文件名旁是該文件的格式，用圖標(biāo)和文字給出，點(diǎn)擊圖標(biāo)可以進(jìn)入該文件的編輯器同時打開該文件。圖標(biāo)上方若有亮條，表示該文件已被打開。? 首先打開頂層文件，雙擊頂層文件中的某個底層符號，打開底層文件的編輯窗口及其文件，對該底層文件進(jìn)行編譯和仿真。 層次化設(shè)計文件的管理MAX+plusII提供了兩種調(diào)用 LPM的方法：在圖形編輯器中調(diào)用、利用 LPM管理器調(diào)用1. 圖形編輯器下調(diào)用 LPM打開 MAX+plusII的圖形編輯器，在空白處雙擊鼠標(biāo)左鍵，選擇 LPM所在目錄 maxplus2\max2lib\mega_lpm，所有 LPM符號的名稱，即宏單元名稱出現(xiàn)在窗口中，設(shè)計者選擇所需要的LPM符號。當(dāng) LPM符號出現(xiàn)在圖形編輯器窗口，雙擊參數(shù)框，可以設(shè)置 LPM符號的參數(shù)。 參數(shù)化模塊庫的使用參數(shù)設(shè)置幫助按鈕端口設(shè)置編輯端口 /參數(shù)對話框 LPM（ 1）在 MAX+plusII項目管理器 file菜單下選擇 MegaWizard PlugIn Manager命令，進(jìn)入第 1頁。（ 2）選擇 Create a new custom megafunction variation，點(diǎn)擊Next按鈕，進(jìn)入第 2頁。（ 3）選擇參數(shù)化模塊的名稱、模塊生成的文件類型、輸入生成的文件名及其所在目錄。單擊 Next按鈕，繼續(xù)。 例：二輸入與門的 VHDL描述。library ieee。use 。entity adn2 is port (a,b :in std_logic。c :out std_logic)。end adn2。architecture behave of adn2 is begin process(a,b) begin if (a=’1’ and b=’1’) then c=’1’。 end if。 end process。end behave。 因為 IF語句中沒有用到 ELSE語句，在對該語句進(jìn)行邏輯綜合時，默認(rèn) ELSE語句的賦值為： c=c；，即保持不變。綜合后形成的電路 : 利用 MAX+ plusⅡ 軟件進(jìn)行仿真時，除了 a=1且 b=1時 c=1外，其他時刻 c的值不符合與運(yùn)算的邏輯關(guān)系。改正上述錯誤，在原程序 c=’1’。語句位置的后面，加入下面的語句：elsec=’0’。利用 IFTHENELSE語句設(shè)計組合電路時，要注意避免這類錯誤的出現(xiàn)。 2. 時鐘描述中常見錯誤帶計數(shù)使能的計數(shù)器：IF (falling_edge (clk) and ci=’1’) THENqt=qt+1。END IF。但是 falling_edge (clk) and ci = ‘1’語句，有些綜合器可能會生成錯誤電路或根本無法綜合。應(yīng)將其描述改為：IF falling_edge (clk) THEN IF (ci=’1’) THEN qt=qt+1。END IF?！? END IF。對于含有時鐘的電路，可省略 ELSE語句，因為語句中隱含qt=qt；的功能。如果加上ELSE語句，下面的描述將無法綜合，使用時應(yīng)注意?！?IF falling_edge(clk) THEN qt=qt+1； ELSEqt=datain；END IF；綜合時將會出現(xiàn)如下錯誤信息： “Else Clause following a Clock edge must hold the state of singnal”。 演講完畢，謝謝觀看！
規(guī)章制度相關(guān)推薦
鄂ICP備17016276號-1