【導(dǎo)讀】級代碼，并進(jìn)行了功能仿真，仿真結(jié)果證實了設(shè)計的正確性。論文最后，給出了全文研。究工作的總結(jié)，并對未來的工作進(jìn)行了展望。

　　

【正文】 的累加 `include ./ always @(posedge clk) begin if(ena) coef =dct_cos_table(x, y, u, v)。 end 我們通過調(diào)用余弦模塊，可以方便的實現(xiàn) COS 系數(shù)，從而簡化的整個程序的設(shè)計，其仿真結(jié)果如下所示。 圖 43 DCT 頂層仿真結(jié)果 接下來，我們設(shè)計 DCT 模塊的基本單元，由于 DCT 模塊的輸入是一組 8*8 位數(shù)據(jù)，產(chǎn)生 64*12 位數(shù)據(jù)，但是內(nèi)存里所有的數(shù)據(jù)都是線性存放的，如果我們一行行地存放這64 個數(shù)據(jù)，每行結(jié)尾的點和下行開始的點就沒有什么關(guān)系了，所以我們只要整理 64 個數(shù)字就可以了。 dct_unit_0( .clk(clk), .ena(ena),第四章 基于 FPGA的 DCT 實現(xiàn) 21 .ddgo(ddgo), .x(x), .y(y), .ddin(ddin), .dout(dout0) )。 ………………………… … dct_unit_7( .clk(clk), .ena(ena), .ddgo(ddgo), .x(x), .y(y), .ddin(ddin), .dout(dout7) )。 通過這個模塊，我們可以基本實現(xiàn) DCT 模塊的基本單元，剩下的只要調(diào)用 8 次這個模塊就可以了。 添加圖片 22 圖 44 DCT 仿真波形 通過以上的設(shè)計，我們可以得到 DCT 模塊的基本代碼結(jié)構(gòu)。 圖 45 程序代碼結(jié)構(gòu)電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計 22 在下一章，我們將對整個系統(tǒng)的模塊進(jìn)行仿真 為提高 FPGA 芯片的數(shù)據(jù)處理速度及降低芯片功耗，邏輯電路設(shè)計應(yīng)重點采用以下措施： ，降低芯片功耗，提高系統(tǒng)時鐘。流水線是一種設(shè)計技巧，它在很長的組合邏輯路徑中插入寄存器，寄存器雖增加了運算周期數(shù)，卻能大大減少組合邏輯延時，提高整個系統(tǒng)工作頻率。 ，減小組合邏輯的復(fù)雜性，從而減少組合電路需要的邏輯門數(shù)量，邏輯門數(shù)的減少，意味著芯片功耗的降低。 ，以 VHDL/Verilog 語言的行為語句描述控制流。這種邏輯電路設(shè)計思想，充分利用原理 圖設(shè)計直觀、形象和 VHDL/Verilog 輸入法簡單明了的優(yōu)勢，既可以獲得具有高效率流水線結(jié)構(gòu)的同步電路，又能夠大大縮短設(shè)計時間。 ，應(yīng)使用“自底向上”與“自頂向下”設(shè)計相結(jié)合、“邏輯設(shè)計”與“功能仿真”交替進(jìn)行的設(shè)計技巧，以保證邏輯電路的層次化、模塊化以及功能的正確性。 第五章 仿真結(jié)論分析 23 第五章 仿真結(jié)論分析 第五章 仿真結(jié)論分析 系統(tǒng)仿真結(jié)果 仿真整體波形顯示 圖 51 整體波形 從波形可以看出所設(shè)計電路的功能， rst 為高時所有的動作才能產(chǎn)生，在 dstrb 低電平后，輸入 din 數(shù)據(jù)，在 den 為低時，計算所得的 DCT系數(shù)才輸出。 X、 Y用來選擇輸入數(shù)據(jù) ， err_t 用來計算錯誤的 DCT 系數(shù)的個數(shù) 不同 輸入信號下的波形 圖 52 不同輸入信號下的波形 同樣主要考察前面幾個輸出系數(shù)是否與理論值相等，上面的仿真波形是輸入占六十四個周期，輸出樣占六十四個周期，是否在實際的運算過程中要同時可以輸入和輸出。Dout 的值已經(jīng)是宏塊的 DCT 系數(shù)。 把 testbench 中的 input_list 中的數(shù)據(jù)組成一個 8*8 的二維矩陣，減去 128，得到輸入到模塊的數(shù)據(jù) din，用 MATLAB 計算這個二維矩陣的值， 得到結(jié)果矩陣。矩陣的值與本模塊計算的值差 2倍，且模塊的值已經(jīng)是經(jīng)過 ZIGZAG 掃描后的值，即 dout 是按照zigzag 順序輸出到下一個模塊的。 下圖是輸出數(shù)據(jù)以十進(jìn)制形式顯示時的仿真圖 證明DCT 算法程序正確。 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計 24 FPGA 驗證意義 首先，現(xiàn)代芯片設(shè)計的復(fù)雜性和設(shè)計周期的縮短。隨著芯片制造工藝進(jìn)入深亞微米，芯片的規(guī)模隨著工藝的進(jìn)步成幾何級數(shù)的上升。在一塊芯片上往往需要集成上百萬、甚至上千萬的晶體管。雖然硬件描述語言的出現(xiàn)、 EDA 工具的進(jìn)步給 ASIC 設(shè)計帶來了很大便利，特別是綜合工具的出現(xiàn)，使得超大規(guī)模集 成電路得以實現(xiàn)，同時大大縮短了設(shè)計時間。但是驗證手段和驗證工具上沒有出現(xiàn)這種革命性的進(jìn)步，驗證技術(shù)的發(fā)展遠(yuǎn)遠(yuǎn)落后于工藝的進(jìn)步，造成 ASIC 設(shè)計和驗證之間產(chǎn)生矛盾，驗證在芯片設(shè)計占用的時間比例越來越大。這就需要一種快速驗證的手段來解決這個矛盾。傳統(tǒng)的基于硬件電路的驗證手段在當(dāng)前的芯片規(guī)模下變得不切實際，單是擺放上百萬門的晶體管就需要幾個月，甚至幾年的時間。而基于軟件的動態(tài)仿真技術(shù)，由于芯片設(shè)計的復(fù)雜，僅僅完成一定覆蓋率的測試向量就需要大量的時間。 同時，在芯片設(shè)計階段因為各種各樣的原因需要頻繁修改最初設(shè)計，這 就為測試向量的維護帶來了大量的工作。在采用這些測試向量完成設(shè)計驗證時，由于現(xiàn)代芯片的規(guī)模巨大和設(shè)計復(fù)雜，對驗證的硬件平臺提出了更高的要求：需要更強勁的運算能力和更大的系統(tǒng)內(nèi)存。即使在這些條件得到滿足的情況下，完成一定代碼覆蓋率的芯片測試也需要耗費大量的時間為了縮短驗證周期出現(xiàn)了基于數(shù)學(xué)等式的形式驗證，但是這種純軟件的驗證手段在具體使用上存在著各種各樣的局限性。首先形式驗證技術(shù)目前還不能完成百分之一的代碼覆蓋率驗證，所以不能真正意義上取代傳統(tǒng)的基于動態(tài)仿真的驗證技術(shù)。雖然形式驗證是采用數(shù)學(xué)等式的方式來實現(xiàn)驗證 ，起驗證速度遠(yuǎn)遠(yuǎn)快于基于動態(tài)仿真的驗證方法。但是作為一種依靠軟件計算完成的驗證技術(shù)，它同樣也需要大量的計算能力和系統(tǒng)內(nèi)存，因此目前采用形式驗證技術(shù)完成系統(tǒng)級驗證還存在很多困難。 其次，隨著工藝的進(jìn)步，現(xiàn)在的現(xiàn)場可編程器件已經(jīng)使用 ，器件門數(shù)伴隨著新工藝的使用已經(jīng)達(dá)到幾百萬門的規(guī)模。這已經(jīng)達(dá)到一般芯片的規(guī)模，通過采用單顆或多顆現(xiàn)場可編程器件，在規(guī)模上已經(jīng)能勝任芯片驗證的需要。同時，現(xiàn)代現(xiàn)場可編程器件中往往集成一些高速計算單元，如寬位寬的乘法單元。這就大大加快了現(xiàn)場可編程器件的速度 ；此外為 了便于可編程器件的使用和調(diào)試，器件中一般還集成了一定數(shù)量的片內(nèi) SRAM 和 JPAG 等測試電路，這進(jìn)一步為現(xiàn)場可編程器件作為 ASIC 的驗證平臺帶來了便利?，F(xiàn)場可編程器件的可編程特性大大加快了驗證速度，設(shè)計的修改能很快的在可編程器件平臺上得到驗證。采用現(xiàn)場可編程器件作為驗證的硬件平臺有著其他基于軟件驗證沒有的優(yōu)勢?，F(xiàn)在芯片往往需要和特定軟件配合才能正常工作，也就是第五章 仿真結(jié)論分析 25 所 謂的驅(qū)動軟件。通過采用基于可編程器件的驗證技術(shù)，可以將可編程器件放入最終系統(tǒng)中進(jìn)行調(diào)試，這就使得在芯片設(shè)計階段就能完成驅(qū)動軟件和芯片的調(diào)試， 及早發(fā)現(xiàn)在實際系統(tǒng)運用中可能存在的問題和驅(qū)動軟件與芯片配合上可能存在的問題。大大縮短了芯片后期應(yīng)用研發(fā)的時間，從而縮短了整個芯片的設(shè)計周期，為提高高質(zhì)量芯片提供強有力的保障。 第六章 總結(jié) 26 第六章 總結(jié) 本文的主要工作是研究適合于 DCT 變換結(jié)構(gòu)，利用 Verilog HDL 硬件描述語言開發(fā)了整數(shù) DCT 變換的 IP核，并采用 FPGA 驗證了該設(shè)計，本文的主要工作集中在以下幾個方面。 先對 DCT 變換常見快速算法進(jìn)行了分析，得出了基于類 DCT 矩陣進(jìn)行變換的整數(shù) DCT變換較其它的快速算法更適合硬件實現(xiàn)。先用 Verilog HDL 硬件描述語言將這兩部分加以實現(xiàn)，然后將這兩部分用 IP 軟核的設(shè)計要求整合為完整的 1D整數(shù) DCT 變換 IP 軟核，最后在 ModelSim 仿真環(huán)境里進(jìn)行了仿真，仿真結(jié)果證實了設(shè)計的正確性。 雖然 DCT 算法得到了廣泛的應(yīng)用，但是 DCT 算法仍有許多需要改進(jìn)的地發(fā)。 DCT 算法是一種有損耗的壓縮方式，雖然這對于很多應(yīng)用是可以允許的，但還有一些應(yīng)用卻不允許有任何的圖象失真，比如醫(yī)學(xué)圖象和遙感圖象。若一定要用浮點型 DCT 來實現(xiàn)無損壓縮，就存在一個殘差圖象的編碼問題，這必然導(dǎo)致無損編碼的效率下降，因此，就需要實 現(xiàn)可逆的整數(shù)變換?，F(xiàn)在 DCT 算法大都針對長度為 2m 提出的，而在實際應(yīng)用中，為了獲得最佳的整體系統(tǒng)性能往往需要使用各種非 2m長度的 DCT,如在 MPEG4的任意對象編碼中對象邊緣宏塊變換。為了利用 2m 長度的 DCT 快速算法處理這類非 2m長度的 DCT,需要對數(shù)據(jù)進(jìn)行延拓，這不僅引起變換誤差，同時也降低了計算效率。因此需要改進(jìn)許多非 2m 長度的 DCT變換。 本設(shè)計完成了 1D整數(shù) DCT IP 軟核的設(shè)計和驗證，但是由于時間原因，本文的設(shè)計還是初步的，進(jìn)一步的工作有待完成 .代碼的優(yōu)化：本文的設(shè)計代碼功能上雖然經(jīng)驗證是正確 的，但是代碼還可以進(jìn)一步的優(yōu)化，使得消耗資源更少和性能會進(jìn)一步提高。由于實驗室條件所限，不可能進(jìn)行硬件流片，所以本設(shè)計的物理設(shè)計部分并沒有進(jìn)行，當(dāng)條件允許的時候，本設(shè)計可以從軟核轉(zhuǎn)化成硬核，直接集成到 SOC 片上系統(tǒng)中去 。 致謝 27 致 謝 經(jīng)過半年的忙碌和工作，本次畢業(yè)論文設(shè)計已經(jīng)接近尾聲，作為一個本科生的畢業(yè)論文，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及一起工作的同學(xué)們的支持，想要完成這個設(shè)計是難以想象的。 在論文寫作過程中，得到了 楊碩 老師的親切關(guān)懷和耐心的指導(dǎo)。他嚴(yán)肅的科學(xué)態(tài)度 ，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵著我。從課題的選擇到項目的最終完成， 楊 老師都始終給予我細(xì)心的指導(dǎo)和不懈的支持。多少個日日夜夜， 楊 老師不僅在學(xué)業(yè)上給我以精心指導(dǎo)，同時還在思想、生活上給我以無微不至的關(guān)懷，除了敬佩 楊碩 老師的專業(yè)水平外，他的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。在此謹(jǐn)向 楊 老師致以誠摯的謝意和崇高的敬意。 在論文即將完成之際，我的心情無法平靜，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里 請接受我誠摯的謝意 !最后我還要感謝培養(yǎng)我長大含辛茹苦的父母，謝謝你們 ! 最后我還要感謝 微電子 系和我的母校 — 電子科技大學(xué)成都 學(xué)院四年來對我的栽培 ！ 參考文獻(xiàn) 28 參考文獻(xiàn) [1] 萬文濤 . 整數(shù) DCT變換 IP軟核設(shè)計與驗證 . 華中科大碩士學(xué)位論文 . 2020 [2] 張賜勛 . 離散余弦變換的設(shè)計與實現(xiàn) . 浙江大學(xué)碩士學(xué)位論文 . 2020 [3] 來蒲軍 . 離散余弦變換 VLSI設(shè)計 . 華中科大碩士學(xué)位論文 .2020 [4] 鄒其軍 . 基于 FPGA的 DCT域圖像水印算法設(shè)計及其優(yōu)化技術(shù) . 南京理工大 學(xué) . 2020 [5] 楊 碩 . 基于 FPGA的 DCT處理器研究 . 西南交通大學(xué)碩士論文 . 2020 [6] 王智鳴 . 二維離散余弦變換的 VLSI實現(xiàn)及 IP核設(shè)計 . 華中科大碩士學(xué)位論文 .2020 附錄 29 附錄 `timescale 1ns/10ps module dct_syn( clk, ena, rst, dstrb, din, dout, den )。 input clk。 input ena。 input rst。 input dstrb。 input[7:0] din。 output[11:0]dout。 output den。 fdct dut( .clk(clk), .ena(139。b1), .rst(rst), .dstrb(dstrb), .din(din), .dout(dout), .douten(den) )。 endmodule 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計 30 `timescale 1ns/10ps module fdct( clk, ena, rst, dstrb, din, dout, douten )。 parameter coef_width = 11。 parameter di_width = 8。 parameter do_width = 12。 input clk。 input ena。 input rst。