【正文】 用ispLSI1032進(jìn)行直接飼服控制，對測速電機(jī)的閉環(huán)飼服，利用ispLSI對AD1674直接進(jìn)行采樣控制，8位采用精度，最高速度達(dá)8μs/每次，從而實(shí)現(xiàn)了良好的閉環(huán)同步和變速控制。③高可靠性。在高可靠應(yīng)用領(lǐng)域，MCU的缺憾為CPLD/FPGA的應(yīng)用留下了很大的用武之地。這組器件盡管在功能開發(fā)上是通過EDA軟件實(shí)現(xiàn)的，但物理機(jī)制卻像一片74LS164那樣純屬硬件電路，十分可靠。通過合理設(shè)計(jì)，大多數(shù)應(yīng)用中，無須考慮復(fù)雜的復(fù)位和初始化。設(shè)計(jì)中只需利用簡單的語句將閑置狀態(tài)導(dǎo)入同一初始入口，就能有效防止任何可能的“死機(jī)”現(xiàn)象。由于是并行工作，它的任一輸入腳都可用作類似于MCU的中斷監(jiān)測引腳，且反應(yīng)速度僅為納妙級。CPLD/FPGA的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。④功能強(qiáng)大，應(yīng)用廣闊。目前，CPLD/FPGA的可選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片，如Lattice的ispLSI和AMD公司的MACH，最小芯片的等效邏輯門為1000門，最大達(dá)數(shù)十萬門。ALTERA和XILINX公司推出的百萬門的CPLD/FPGA可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計(jì)。隨著這類器件的廣泛應(yīng)用和成本的大幅下降，以及產(chǎn)品上市速率的提高，CPLD/FPGA在系統(tǒng)中的直接應(yīng)用率正直逼ASIC的開發(fā)。 ⑤易學(xué)易用，開發(fā)便捷。單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)對于行家里手來說是十分簡單的事。然而，對于初學(xué)者，諸如CPU的工作方式、眾多特殊寄存器的用法、中斷概念等等，著實(shí)不是一件容易的事。相比之下，CPLD/FPGA應(yīng)用的學(xué)習(xí)卻不需要太多的預(yù)備知識，只要稍具一點(diǎn)數(shù)字電路和計(jì)算機(jī)軟件設(shè)計(jì)的基礎(chǔ)知識，就能在短期內(nèi)掌握基本的設(shè)計(jì)方法和開發(fā)技巧。而且反過來去學(xué)用單片機(jī)，就顯得輕車熟路多了。這無疑是高技術(shù)為我們的學(xué)習(xí)提供了捷徑，站在巨人的肩膀當(dāng)然能更快地獲得成功。可以預(yù)言，我國EDA技術(shù)的學(xué)習(xí)熱潮和CPLD/FPGA的應(yīng)用熱潮決不會遜色于過去10年的單片機(jī)熱潮。⑥開發(fā)周期短。由于相應(yīng)的EDA軟件功能完善而強(qiáng)大，仿真能力便捷而實(shí)時(shí)，開發(fā)過程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這是產(chǎn)品快速進(jìn)入市場的最寶貴的特征。一些EDA專家預(yù)言，未來的大系統(tǒng)的CPLD/FPGA設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP核(CORE)的拼裝，其設(shè)計(jì)周期僅以小時(shí)計(jì)。TI公司認(rèn)為，一個(gè)ASIC百分之八十的功能可用IP核等現(xiàn)成邏輯合成。 VHDL是高速集成電路硬件描述語言，是可以描述硬件電路的功能、信號連接關(guān)系及定時(shí)關(guān)系的語言，它能比電路原理圖更有效地表示硬件電路的特性。使用VHDL語言，可以就系統(tǒng)的總體要求出發(fā)，自上至下地將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。VHDL語言已作為一種IEEE的工業(yè)標(biāo)準(zhǔn)，設(shè)計(jì)結(jié)果便于復(fù)用和交流。目前，它還不能應(yīng)用于模擬電路的設(shè)計(jì)，但已有人投入研究。VHDL程序結(jié)構(gòu)包括：實(shí)體(Entity)、結(jié)構(gòu)體(Architecture)、配置(Configuration)、包集合(Package)及庫(Library)。其中，實(shí)體是一個(gè)VHDL程序的基本單元，由實(shí)體說明和結(jié)構(gòu)體兩部分組成：實(shí)體說明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。配置用語從庫中選取所需的單元來組成系統(tǒng)設(shè)計(jì)的不同規(guī)格的不同版本，使被設(shè)計(jì)系統(tǒng)的功能發(fā)生變化。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。庫用于存放已編譯的實(shí)體、構(gòu)造體、包集合及配置：一種是用戶自己開發(fā)的工程軟件，另一種是制造商提供的庫。VHDL語言的主要特點(diǎn)是： ①功能強(qiáng)大，靈活性高：VHDL語言是一種功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)。同時(shí)VHDL語言還支持層次化的設(shè)計(jì)，支持設(shè)計(jì)庫和可重復(fù)使用的元件生成。目前，VHDL語言已成為一種設(shè)計(jì)、仿真、綜合的標(biāo)準(zhǔn)硬件描述語言。 ②器件無關(guān)性：VHDL語言允許設(shè)計(jì)者在生成一個(gè)設(shè)計(jì)時(shí)不需要首先選擇一個(gè)具體的器件。對于同一個(gè)設(shè)計(jì)描述，可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。因此設(shè)計(jì)描述階段，可以集中精力從事設(shè)計(jì)構(gòu)思。當(dāng)設(shè)計(jì)、仿真通過后，指定具體的器件綜合、適配即可。 ③可移植性：VHDL語言是一種標(biāo)準(zhǔn)的語言，故采用VHDL進(jìn)行的設(shè)計(jì)可以被不同的EDA工具所支持。從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺移植到另一個(gè)工作平臺。在一個(gè)EDA工具中采用的技術(shù)技巧，在其它工具中同樣可以采用。 ④自頂向下的設(shè)計(jì)方法：傳統(tǒng)的設(shè)計(jì)方法是，自底向上的設(shè)計(jì)或平坦式設(shè)計(jì)。自底向上的設(shè)計(jì)方法是先從底層模塊設(shè)計(jì)開始，逐漸由各個(gè)模塊形成功能復(fù)雜的電路。這種設(shè)計(jì)方法優(yōu)點(diǎn)是很明顯的，因?yàn)樗且环N層次設(shè)計(jì)電路，一般電路的子模塊都是按照結(jié)構(gòu)或功能劃分，因此這種電路層次清楚，結(jié)構(gòu)明確，便于多人合作開發(fā)，同時(shí)設(shè)計(jì)文件易于存檔，易于交流。自底向上設(shè)計(jì)方法的缺點(diǎn)也很明顯，往往由于整體設(shè)計(jì)思路不對而使的花費(fèi)幾個(gè)月的低層設(shè)計(jì)付之東流。平坦式設(shè)計(jì)是整個(gè)電路只含有一個(gè)模塊，電路的設(shè)計(jì)是平鋪直敘的，沒有結(jié)構(gòu)和功能上的劃分，因此不是層次電路的設(shè)計(jì)方式。優(yōu)點(diǎn)是小型電路設(shè)計(jì)時(shí)可以節(jié)省時(shí)間和精力，但隨著電路復(fù)雜程度的增加，這種設(shè)計(jì)方式的缺點(diǎn)變的異常突出。自頂向下的設(shè)計(jì)方法是將要設(shè)計(jì)的電路進(jìn)行最頂層的描述（頂層建模），然后利用EDA軟件進(jìn)行頂層仿真，如果頂層設(shè)計(jì)的仿真結(jié)果滿足要求，則可以繼續(xù)將頂層劃分的模塊進(jìn)行低一級的劃分并仿真，這樣一級一級設(shè)計(jì)最終將完成整個(gè)電路的設(shè)計(jì)。自頂向下的設(shè)計(jì)方法與前面兩種方法相比優(yōu)點(diǎn)是很明顯的。⑤數(shù)據(jù)類型豐富：作為硬件描述語言的一種VHDL語言的數(shù)據(jù)類型非常豐富，除了VHDL語言自身預(yù)定義的十種數(shù)據(jù)類型外，在VHDL語言程序設(shè)計(jì)中還可以由用戶自定義數(shù)據(jù)類型。特別是std_logic數(shù)據(jù)類型的使用，使得VHDL語言能最真實(shí)模擬電路中的復(fù)雜信號。⑥建模方便：由于VHDL語言中可綜合的語句和用于仿真的語句齊備，行為描述能力強(qiáng)，因此VHDL語言特別適合信號建模。目前VHDL的綜合器能對復(fù)雜的算術(shù)描述進(jìn)行綜合（如：QuartusⅡ 、減、乘、除），因此對于復(fù)雜電路的建模VHDL語言無論仿真還是綜合都是非常合適的描述語言。⑦運(yùn)行庫和程序包豐富：目前支持VHDL語言的程序包很豐富，大多以庫的形式存放在特定的目錄下，用戶可隨時(shí)調(diào)用。如IEEE庫收集了std_logic_116std_logic_arith、std_logic_unsigned等程序包。在CPLD/FPGA綜合時(shí)，還可以使用EDA軟件商提供的各種庫和程序包，而且用戶利用VHDL語言編寫的各種成果都可以以庫的形式存放，在后續(xù)的設(shè)計(jì)中可以繼續(xù)使用。 ⑧VHDL語言是一種硬件電路的建模描述語言，因此與普通的計(jì)算機(jī)語言有較大差別。普通計(jì)算機(jī)語言是CPU按照時(shí)鐘的節(jié)拍，一條指令執(zhí)行完后才能執(zhí)行下一條指令，因此指令執(zhí)行是有先后順序的，也即是順序執(zhí)行，而每條指令的執(zhí)行占用特定的時(shí)間。而與VHDL語言描述結(jié)果相對應(yīng)的是硬件電路，它遵循硬件電路的特點(diǎn)，語句的執(zhí)行沒有先后順序，是并發(fā)的執(zhí)行的，而且語句的執(zhí)行不象普通軟件那樣每條指令占用一定的時(shí)間，只是遵循硬件電路自身的延遲時(shí)間。 9