【正文】 00110010100110110010101011100111111B A0101 B A0101 所以：對(duì)應(yīng)于四選一數(shù)據(jù)選擇器，用全加器的輸入端A,B代替數(shù)據(jù)選擇器的控制端，用來自低位的進(jìn)位C的不同狀態(tài)來代替數(shù)據(jù)選擇器的輸入端，則輸出1Q，2Q就是所得的結(jié)果：S和Co。且輸入與輸出的關(guān)系式為：用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)全加全減電路。按照題目要求，實(shí)現(xiàn)全加全減為一體的電路只需要用一個(gè)輸入量M加以區(qū)分即可，當(dāng)M=1時(shí)電路為全減器，當(dāng)M=0時(shí)電路為全加器。此時(shí)邏輯電路的真值表可表示為： 全加全減器真值表MABCSC000000000110001010001101010010010101011001011111MABCSCo100000100111101011101101110010110100111000111111由上表觀察可知，對(duì)應(yīng)于四選一數(shù)據(jù)選擇器，用輸入端A,M代替數(shù)據(jù)選擇器的控制端，用來自低位的進(jìn)位C和B用門電路實(shí)現(xiàn)的不同狀態(tài)來代替數(shù)據(jù)選擇器的輸入端，則輸出1Q，2Q就是所得的結(jié)果：S和Co。且輸入與輸出的關(guān)系式及這些變量之間的邏輯關(guān)系表為：MASCo00BC01B⊙CB+C10B+C11B⊙CBC 且： 74LS86電路與74LS00。74LS86電路與74LS00的電路外形結(jié)構(gòu)極為相似，但實(shí)現(xiàn)的邏輯功能是雙變量的異或，而74LS00實(shí)現(xiàn)的雙變量的與非。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)實(shí)現(xiàn)全加器，要求只能使用74LS153 74LS00門電路。按實(shí)驗(yàn)原理中的內(nèi)容依次在74LS153輸入端接入相應(yīng)的A，Ｂ，Ｃ信號(hào)即可。且三者之間的邏輯關(guān)系可以用74LS00來實(shí)現(xiàn)，連接電路的模擬圖如下：設(shè)計(jì)實(shí)現(xiàn)全加全減的組合邏輯電路，要求當(dāng)M=1時(shí)電路為全減器，當(dāng)M=0時(shí)電路為全加器，電路由74LS153，74LS00，74LS86組合。按照實(shí)驗(yàn)內(nèi)容一的步驟及實(shí)驗(yàn)原理３，電路的連接如下圖所示：三、實(shí)驗(yàn)結(jié)論 通過開關(guān)的閉、合來代表數(shù)據(jù)選擇器的輸入信號(hào)，通過兩個(gè)燈來表示輸出結(jié)果，則顯示的結(jié)果與真值表的內(nèi)容一致。 在本實(shí)驗(yàn)中，實(shí)現(xiàn)實(shí)驗(yàn)內(nèi)容的方法很多，例如寫出真值表的邏輯函數(shù)式，對(duì)照74LS153電路輸出函數(shù)式，利用其他門電路拼湊出所需要的輸入信號(hào)形式。同時(shí)降維配合觀察真值表也是解決此類問題的捷徑。實(shí)驗(yàn)報(bào)告十一 觸發(fā)器一、實(shí)驗(yàn)原理 根據(jù)實(shí)驗(yàn)前的準(zhǔn)備用兩個(gè)與非門連接一個(gè)RS觸發(fā)器。實(shí)驗(yàn)電路圖如圖所示：在實(shí)驗(yàn)過程中，先選擇一個(gè)輸出為Q端，測(cè)試輸入的清零和置1的特性，確定清零與置1端，然后開始測(cè)試，把握住上一輸入的次態(tài)即為這一狀態(tài)的現(xiàn)態(tài)。下面即為RS觸發(fā)器的特性表RSQ（n）Q（n+1）000無效001無效010001101001101111001111 實(shí)驗(yàn)內(nèi)容 其中實(shí)驗(yàn)中可以知道清零和置1端都是低電平有效，結(jié)論RS觸發(fā)器在一定狀態(tài)下能起到保持狀態(tài)的作用。對(duì)邊沿D觸發(fā)器74LS74的邏輯功能測(cè)試進(jìn)行動(dòng)態(tài)測(cè)試，填寫 D觸發(fā)器的特性表。電路圖如下所示其中選擇的是動(dòng)態(tài)測(cè)試法。輸入為100KHz的脈沖，CLK輸入是500KHz脈沖。在測(cè)試時(shí)候1PRN和1CLRN要置與高電平轉(zhuǎn)態(tài)。1其中測(cè)試D和Q的信號(hào)：其中CH1為輸入，CH2為輸出，可以看出：項(xiàng)目CH1（CLK）CH2（Q）最大值最小值峰峰值頻率/周期500KHz/100KHz/脈寬/占空比其中CH1為CLK，CH2為D，項(xiàng)目CH1（CLK）CH2（D）最大值最小值峰峰值頻率/周期500KHz/100KHz/脈寬/占空比其中CH1，CH2分別為D和Q，波形參數(shù)：項(xiàng)目CH1（D）CH2（Q）最大值最小值峰峰值頻率/周期100KHz/100KHz/脈寬/占空比。當(dāng)置一信號(hào)有效時(shí)，輸出為一直線，U=。當(dāng)清零信號(hào)有效時(shí)，輸出也是一直線，U=。3 用D觸發(fā)器實(shí)現(xiàn)四分頻功能。電路圖如圖所示：其中clk輸入為500KHz脈沖。CH1 輸入CH2（四分頻后輸出）最大值最小值峰峰值頻率/周期500KHz/125KHz/脈寬/占空比 四分頻功能有兩個(gè)D觸發(fā)器構(gòu)成，原理為D觸發(fā)器只有上升沿的時(shí)候采樣，所以每次脈沖經(jīng)過一個(gè)D觸發(fā)器周期變成原來的兩倍，所以經(jīng)過連個(gè)D觸發(fā)器后能達(dá)到四分頻的效果。四 實(shí)驗(yàn)結(jié)論實(shí)驗(yàn)提前預(yù)習(xí)畫好電路圖，連接電路圖的時(shí)候是比較快的，只是在測(cè)試RS觸發(fā)器時(shí)候不是很理解原理所以無從下手，在老師和同學(xué)的解說下還是做好了。學(xué)更加深刻體驗(yàn)了D觸發(fā)器的輸出延遲，置一與清零的功能。實(shí)驗(yàn)報(bào)告十二 計(jì)數(shù)器一、實(shí)驗(yàn)原理 計(jì)數(shù)是一種最簡(jiǎn)單基本運(yùn)算，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能。計(jì)數(shù)器按計(jì)數(shù)進(jìn)制有：二進(jìn)制計(jì)數(shù)器，十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器；按計(jì)數(shù)單元中觸發(fā)器所接收計(jì)數(shù)脈沖和翻轉(zhuǎn)順序分有：異步計(jì)數(shù)器，同步計(jì)數(shù)器；按計(jì)數(shù)功能分有：加法計(jì)數(shù)器，減法計(jì)數(shù)器，可逆（雙向）計(jì)數(shù)器等。目前，TTL和CMOS電路中計(jì)數(shù)器的種類很多，大多數(shù)都具有清零和預(yù)置功能，使用者根據(jù)器件手冊(cè)就能正確地運(yùn)用這些器件。實(shí)驗(yàn)中用到異步清零二五十進(jìn)制異步計(jì)數(shù)器74LS90。 74LS90是一塊二五十進(jìn)制異步計(jì)數(shù)器，外形為雙列直插，引腳排列如圖（1）所示，邏輯符號(hào)如圖（2）所示，圖中的NC表示此腳為空腳，不接線，它由四個(gè)主從JK觸發(fā)器和一些附加門電路組成，其中一個(gè)觸發(fā)器構(gòu)成一位二進(jìn)制計(jì)數(shù)器；另三個(gè)觸發(fā)器構(gòu)成異步五進(jìn)制計(jì)數(shù)器。在74LS90計(jì)數(shù)器電路中，設(shè)有專用置“0”端、和置“9”端、。其中、為兩個(gè)異步清零端，、為兩個(gè)異步置9端，CPCP2為兩個(gè)時(shí)鐘輸入端，Q0~Q3為計(jì)數(shù)輸出端，74LS90的功能表見表（1），由此可知：當(dāng)R1=R2=S1=S2=0時(shí)，時(shí)鐘從CP1引入，Q0輸出為二進(jìn)制；時(shí)鐘從CP2引入，Q3輸出為五進(jìn)制；時(shí)鐘從CP1引入，而Q0接CP2 ，即二進(jìn)制的輸出與五進(jìn)制的輸入相連，則Q3Q2Q1Q0輸出為十進(jìn)制（8421BCD碼）；時(shí)鐘從CP2引入，而Q3接CP1 ，即五進(jìn)制的輸出與二進(jìn)制的輸入相連，則Q0Q1Q2Q3輸出為十進(jìn)制（5421BCD碼）。 圖（1）圖（2）輸 入輸 出110000011000000111001011100100↓計(jì)數(shù)00↓計(jì)數(shù)00↓計(jì)數(shù)00↓計(jì)數(shù)表（1）二、實(shí)驗(yàn)內(nèi)容用74LS90實(shí)現(xiàn)十進(jìn)制；用74LS90實(shí)現(xiàn)六進(jìn)制；用74LS90實(shí)現(xiàn)0246813579循環(huán)顯示。實(shí)驗(yàn)結(jié)果用74LS90實(shí)現(xiàn)十進(jìn)制, 電路圖如下:真值表如下：十進(jìn)制8421BCD碼00000100012001030011401005010160110701118100091001用74LS90實(shí)現(xiàn)六進(jìn)制, 采用異步置0法，電路圖如下：真值表如下：六進(jìn)制8421BCD碼000001000120010300114010050101用74LS90實(shí)現(xiàn)0246813579循環(huán)顯示，設(shè)計(jì)步驟如下：列真值表，得如下圖所示邏輯關(guān)系:十進(jìn)制8421BCD碼5421BCD碼十進(jìn)制0000000000200100001140100001026011000113810000100410001100053001110016501011010770111101189100111009分析知，只要將5421BCD輸出的0Q移到末端即可實(shí)現(xiàn)所需序列故將CP1接3Q，CP2接輸入方波信號(hào)則電路圖如下：實(shí)驗(yàn)結(jié)論 本次實(shí)驗(yàn)，通過對(duì)計(jì)數(shù)器工作過程的探索，基本上了解了計(jì)數(shù)器的工作原理，以及74LS90的數(shù)字特點(diǎn)，讓我更進(jìn)一步掌握了如何做好數(shù)字電路實(shí)驗(yàn)，也讓我認(rèn)識(shí)到自身理論知識(shí)的不足和實(shí)踐能力的差距，以及對(duì)理論結(jié)合實(shí)踐的科學(xué)方法有了更深刻理解。歡迎您的光臨，！希望您提出您寶貴的意見，你的意見是我進(jìn)步的動(dòng)力。贈(zèng)語； 如果我們做與不做都會(huì)有人笑，如果做不好與做得好還會(huì)有人笑，那么我們索性就做得更好，來給人笑吧！ 現(xiàn)在你不玩命的學(xué)，以后命玩你。我不知道年少輕狂，我只知道勝者為王。不要做金錢、權(quán)利的奴隸；應(yīng)學(xué)會(huì)做“金錢、權(quán)利”的主人。什么時(shí)候離光明最近？那就是你覺得黑暗太黑的時(shí)候。最值得欣賞的風(fēng)景，是自己奮斗的足跡。壓力不是有人比你努力，而是那些比你牛幾倍的人依然比你努力。學(xué)習(xí)參考