【導(dǎo)讀】本文首先簡要的介紹了存儲器的發(fā)展現(xiàn)狀、發(fā)展趨勢、研究的目的及意義。片的讀寫規(guī)則，以及FPGA的優(yōu)缺點。接口，計算機可以把幀結(jié)構(gòu)數(shù)據(jù)下載到EEPROM中。在此設(shè)計中，采用了以CPLD/FPGA控制邏輯模塊為核心電路的實現(xiàn)方式。數(shù)據(jù)存儲完畢后，再利用FPGA內(nèi)部的程序控制將所存儲的數(shù)據(jù)讀取。出來并利用USB控制卡發(fā)送回計算機中進行校驗。的關(guān)系也越來越密切。從汞延遲線、磁帶、磁鼓、磁心到磁盤、光盤以及納米存儲，每一次的技術(shù)的進步都拉近了人與存儲器之間的距離。記憶功能,從而實現(xiàn)程序存儲,使計算機能夠自動高速地進行各種復(fù)雜的運算[1][2]。存儲器大致可分為兩大類：易失和非易失。大部分的隨機存儲器都屬于此類。無電源供應(yīng)時仍能保持數(shù)據(jù)信息。一個非易失存儲器器件通常也是一個MOS

　　

【正文】 下面開始寫入寫程序的器件地址 1 0 1 0 A2 A1 A0 0。當(dāng) scl 為 0 時寫入，當(dāng) scl 為 1 時其數(shù)值有效。當(dāng)狀態(tài) wr4 時， scl 為 0，進入下一狀態(tài) wr5，即在此時寫入 1，狀態(tài) wr5 時寫入信號為 1，該數(shù)據(jù)以寫入。當(dāng)進入狀態(tài) wr6 時， scl 為 1，此時該數(shù)據(jù)變?yōu)橛行?，進入下一個狀態(tài) wr7，狀態(tài) wr7 進入狀態(tài) wr8，到此器件地址的第一位 1 以寫完。依次類推寫完器件的所有地址。如圖 。 圖 寫入數(shù)據(jù)的開始位和器件地址的輸入時序圖 當(dāng)寫完器件地址后，需要等待一個 ACK 響應(yīng)的回復(fù)，該響應(yīng)回復(fù)是 24C64 芯片內(nèi)自帶的。如果 sdain=‘ 1’則返回當(dāng)前狀態(tài)，否則則進入下個狀態(tài)。 以同樣的寫入方法將存儲地址的高 8 位和低 8位寫入 FPGA 中，在每段地址寫完后都需要有 ACK 響應(yīng)回復(fù)，才能進入下一個狀態(tài)。如圖 。 SCL 1 9 SDA 1 0 1 0 1 0 0 0 ACK 開始條件 寫入數(shù)據(jù)的開始位和器件地址 A2 A1 A0 R/W 響應(yīng) 第 XXVI 頁 共 Ⅱ 頁 圖 存儲地址的高 8位與低 8位的輸入時序圖 當(dāng)所有地址全部寫完后，開始向 24C64 中寫入存儲的數(shù)據(jù)。讀 FIFO 信號為 1，scl為 0，控制讀寫選擇信號 we為 0，則開始從 FIFO中讀出所存儲的數(shù)據(jù)寫入 24C64中，進入下一狀態(tài)，寫信號 sdaout 寫入 FIFO 中的一位數(shù) 據(jù) redata，寫完則讀 FIFO的地址 addrb+1。進入下一狀態(tài)， scl 為 1，數(shù)據(jù)變?yōu)橛行АＴ龠M如下一狀態(tài)，該位數(shù)據(jù)寫入完畢。依次類推將 8位的存儲數(shù)據(jù)全部寫完后，需要 ACK 響應(yīng)回復(fù)。每寫入一位數(shù)據(jù)，存儲的字節(jié)數(shù)也就相應(yīng)的增加 1，存儲的字節(jié)沒滿時，則循環(huán)存儲。當(dāng) FIFO 中的數(shù)據(jù)最后 2 位不是 1 0 時，字節(jié)寫滿則頁數(shù)自動加 1；當(dāng) FIFO 中的數(shù)據(jù) redata 的最后 2 位為 1 0 時，數(shù)據(jù)寫入完畢。數(shù)據(jù)寫完需要停止 24C64 的運行。如圖 。 SCL 1 9 SCL 1 9 SDA 0 0 0 Countp (7) Countp (6) Countp (5) Countp(4) Countp(3) ACK 存儲地址的高 8 位地址輸入 SDA Countp(2) Countp(1) Countp(0) Countbyte(4) Countbyte(3) Countbyte(2) Countbyte(1) Countbyte(0) ACK 存儲地址的低 8 位地址輸入 第 XXVII 頁 共 Ⅱ 頁 圖 所要存 儲的數(shù)據(jù)和停止條件的時序圖 當(dāng)需要從 24C64 中將數(shù)據(jù)讀取出來時，需要重新啟動一下 24C64，然后還要進行一次“偽操作”，即把寫入數(shù)據(jù)時的器件地址和存儲地址再發(fā)送一邊，然后才發(fā)送真正的讀取數(shù)據(jù)的器件地址。如圖 。 圖 讀取數(shù)據(jù)時的器件地址的輸入時序圖 等待 ACK 響應(yīng)返回后，此時 24C64 芯片內(nèi)部的地址指針 指到這個地址上，再用讀當(dāng)前地址指令就可以讀出該地址的數(shù)據(jù)。 SCL 1 9 1 0 1 0 1 0 0 1 SDA ACK A2 A1 A0 R/W 響應(yīng) 讀取數(shù)據(jù)時的器件地址 SCL 1 9 SDA Data (7) Data (6) Data (5) Data (4) Data (3) Data (2) Data (1) Data (0) ACK 停止條件 所要存儲的數(shù)據(jù)和停止條件 第 XXVIII 頁 共 Ⅱ 頁 4． 2． 2 數(shù)據(jù)緩存模塊 數(shù)據(jù)緩存模塊即為 FIFO，該模塊的作用是將數(shù)據(jù)進行 短暫的存儲，防止當(dāng)數(shù)據(jù)量過大時的數(shù)據(jù)溢出現(xiàn)象的發(fā)生。 當(dāng) wrfifo 有效時，數(shù)據(jù)根據(jù) adda（ 10:0）的地址通過 db(7:0)寫入 FIFO 中，進行短暫存儲；當(dāng) rdfifo 有效時，數(shù)據(jù)根據(jù) addb(10:0)的地址通過 dp(7:0)從 FIFO中讀出，寫入 24C64 中。如圖 。 圖 數(shù)據(jù)存儲模塊 當(dāng) adda 與 addb 的差值為 0 時，則 FIFO 中沒有數(shù)據(jù)為空；其差值不為 0時，則 FIFO 中有數(shù)據(jù)可以讀數(shù)。 當(dāng)開始向 24C64 中寫入數(shù)據(jù)時，每寫入一位數(shù)據(jù)，讀 FIFO 地址 addb(10:0)也就相應(yīng)的加 1，直到從 FIFO 中讀取的數(shù)據(jù)的最后 2 位 redata(7downto6)=1 0 時，停止讀取。 4． 2． 3 FPGA 內(nèi)部存儲模塊 en為控制使能信號， rst 復(fù)位信號， adfwr 為寫 RAM 信號， weo 為控制 RAM 信號， zdata（ 7:0）為向 24C64 中寫入的數(shù)據(jù)， adfaddra(8:0)為寫 RAM的地址信號，adfaddrb(8:0)為讀 RAM 的地址信號， zdata(7:0)為 24C64 的數(shù)據(jù)， adzdata(7:0)為 A/D 的數(shù)據(jù)。如圖 。 圖 RAM模塊 第 XXIX 頁 共 Ⅱ 頁 該模塊起到的作 用是將從 24C64 中讀出的數(shù)據(jù)進行短暫儲存，當(dāng) 24C64 開始讀取數(shù)據(jù)時，每當(dāng)讀出一位數(shù)據(jù)，寫 RAM 的地址 adfaddra(8:0)就相應(yīng)的加 1。直到當(dāng)讀出數(shù)據(jù)的最后 2位即 data(7downto6)=1 0 時，表示數(shù)據(jù)讀取完畢。當(dāng) en 置高、rst置低、 weo 置低時，開始將數(shù)據(jù)輸入進 RAM 中進行儲存。 4． 2． 4 高阻態(tài)程序 模塊 din 為控制 24C64 的寫數(shù)據(jù)的信號， oe 為控制 S245 的信號， dout 為 S245 的選通。 如圖 。 圖 高阻態(tài)程序模塊 當(dāng) oe 置低時 S245 的選通為 din,即控制 24C64 進行寫數(shù)據(jù)的操作；當(dāng) oe置高時 S245 的選通為 sdain，即控制 24C64 進行讀數(shù)據(jù)的操作。該模塊的作用是使得24C64 的寫入與讀取不發(fā)生沖突，通過 2種不同的選通來完成寫入和讀取的操作。 第 XXX 頁 共 Ⅱ 頁 5 運行結(jié)果 當(dāng)程序和所需要下載的數(shù)據(jù)載入后，即可以幀數(shù)據(jù)結(jié)構(gòu)形式讀出，如圖 。 該數(shù)據(jù)是從 0 到 3F 的數(shù)據(jù)長度，并且循環(huán)存儲。 圖 幀數(shù)據(jù) 6 本次設(shè)計中遇到的問題和解決方案 在繪制 PCB 板圖時，利用 Protel99 的自動布線功能是很難 100%布通的，所以必須要經(jīng)過 手動布線的修改，才能完成。而且手動布線也是必須掌握的。在布線過程中還需要注意布線規(guī)則的設(shè)定，正確的設(shè)定將減少一些不必要的問題出現(xiàn)。 在焊制 PCB 板時，出現(xiàn)過短路現(xiàn)象和發(fā)光二極管不能正常點亮的現(xiàn)象。經(jīng)過利用萬用表進行檢測后，發(fā)現(xiàn)是極性電容和發(fā)光二極管的正負極反接及大型芯片管腳虛焊所造成的。由于本次設(shè)計中所用器件均為帖片式，而且體積很小，很容易在焊接的過程中造成失誤，所以需要格外注意管腳的極性問題和虛焊、漏焊、管腳間焊錫過多造成短路問題。 在向 FPGA 中下載程序和下載數(shù)據(jù)的過程中，需要注意電源供電的控制。當(dāng)下載 完程序后就需要斷電然后再重新供電，當(dāng)下載完數(shù)據(jù)后也需要斷電再重新供電。 第 XXXI 頁 共 Ⅱ 頁 7 結(jié)論 通過查閱大量的資料，增進了對 EEPROM 的了解和 24C64 芯片的工作原理及 I2C總線規(guī)則的掌握，最終完成了此畢業(yè)設(shè)計課題。 本課題利用了 24C64 芯片的存儲數(shù)據(jù)和讀取數(shù)據(jù)的原理，用 VHDL 語言在 I2C總線規(guī)則下編程實現(xiàn)了此可編程邏輯器件的設(shè)計。做到了 通過編程接口計算機可以把幀結(jié)構(gòu)數(shù)據(jù)下載到 EEPROM 中。再可以把 寫入 EEPROM 中的數(shù)據(jù)讀回計算機進行校驗。 本課題有硬件設(shè)計和軟件設(shè)計兩個部分。硬件部分為利用 Protel99SE 完成的原理圖及 PCB 板圖設(shè)計，軟件部分為利用 Xilinx 完成的 VHDL 語言的編寫。 第 XXXII 頁 共 Ⅱ 頁 附錄 A 原理圖 第 XXXIII 頁 共 Ⅱ 頁 附錄 B PCB 板圖 第 XXXIV 頁 共 Ⅱ 頁 參 考 文 獻 [1] 黃建忠 ,曹強 ,謝長生 .數(shù)據(jù)存儲技術(shù)的發(fā)展歷史與展望 .中國計算機報 [2] 王永山 .微型計算機原理與應(yīng)用 .西安：西安電子科技大學(xué)出版社 ， 1999 [3] Yeargain, J. and Kuo, K. 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