全自動(dòng)電梯控制器實(shí)習(xí)報(bào)告-資料下載頁
2025-07-24 05:47本頁面
【正文】 gin stop=0。clearup[0]=0。end else begin stop=1。clearup[0]=1。end839。b00000010:if(testup[1]==0)begin stop=0。clearup[1]=0。end else begin stop=1。clearup[1]=1。end839。b00000100:if(testup[2]==0)begin stop=0。clearup[2]=0。end else begin stop=1。clearup[2]=1。end839。b00001000:if(testup[3]==0)begin stop=0。clearup[3]=0。end else begin stop=1。clearup[3]=1。end839。b00010000:if(testup[4]==0)begin stop=0。clearup[4]=0。end else begin stop=1。clearup[4]=1。end839。b00100000:if(testup[5]==0)begin stop=0。clearup[5]=0。end else begin stop=1。clearup[5]=1。end839。b01000000:if(testup[6]==0)begin stop=0。clearup[6]=0。end else begin stop=1。clearup[6]=1。end839。b10000000:if(testup[7]==0)begin stop=0。clearup[7]=0。end else begin stop=1。clearup[7]=1。enddefault:begin clearup=839。b00000000。stop=0。end endcase endelse if(down!=0amp。amp。dir==0)begin case(floor)839。b00000001:if(testdown[0]==0)begin stop=0。cleardown[0]=0。end else begin stop=1。cleardown[0]=1。end839。b00000010:if(testdown[1]==0)begin stop=0。cleardown[1]=0。end else begin stop=1。cleardown[1]=1。end839。b00000100:if(testdown[2]==0)begin stop=0。cleardown[2]=0。end else begin stop=1。cleardown[2]=1。end839。b00001000:if(testdown[3]==0)begin stop=0。cleardown[3]=0。end else begin stop=1。cleardown[3]=1。end839。b00010000:if(testdown[4]==0)begin stop=0。cleardown[4]=0。endelse begin stop=1。cleardown[4]=1。end839。b00100000:if(testdown[5]==0)begin stop=0。cleardown[5]=0。end else begin stop=1。cleardown[5]=1。end839。b01000000:if(testdown[6]==0)begin stop=0。cleardown[6]=0。end else begin stop=1。cleardown[6]=1。end839。b10000000:if(testdown[7]==0)begin stop=0。cleardown[7]=0。end else begin stop=1。cleardown[7]=1。enddefault:begin cleardown=839。b00000000。stop=0。end endcase endelse stop=0。clear=(cleardown|clearup)。end else stop=1。 end endendmodule五、系統(tǒng)仿真：顯示某塊仿真：內(nèi)部樓層選擇仿真：電梯外部選擇仿真：門控制仿真：主控制模塊仿真：總系統(tǒng)仿真：六、總結(jié)通過對(duì)這個(gè)程序的編寫，使我進(jìn)對(duì)FPGA語言有了更進(jìn)一步的了解。也更叫熟練的掌握了起語言的特點(diǎn)。為以后的程序編寫工作打下了良好的基礎(chǔ)。編寫的過程中遇到了許多的問題，通過問同學(xué)，查資料來解決問題，加深了自己的印象。此次設(shè)計(jì)中另外一個(gè)重要的收獲就是學(xué)會(huì)通過分析波形來發(fā)現(xiàn)程序的錯(cuò)誤，來查看程序?qū)崿F(xiàn)的功能，來檢測跟蹤某個(gè)變量學(xué)會(huì)組織設(shè)計(jì)思路和通過分析波形來檢驗(yàn)設(shè)計(jì)結(jié)果是我本次最大的收獲。參考文獻(xiàn):1 黃智偉 FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 北京:2 王振紅 VHDL數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程 北京:3 付家才 EDA原理與應(yīng)用 北京:11
電大資料相關(guān)推薦
鄂ICP備17016276號(hào)-1