【導讀】如設計和測試、汽車制造、生物醫(yī)藥、傳感器仿真、制造模型等。它在電子信息、通信、工業(yè)等領域曾發(fā)揮了很大的作用。弦波、方波、三角波等幾種簡單波形，難以產生較為復雜的波形信號。性能的提高，出現了由微處理器、D/A以及相關硬件、軟件構成的波形發(fā)生器。實質上它采用了軟件控制，利。用微處理器控制D/A,就可以得到各種簡單波形。但由于微處理器的速度限制，這種。方式的波形發(fā)生器分辨率較低，頻率切換速度較慢。中送到高速D/A轉換器對存儲器的波形數據進行轉換。因此只要改變FPGA中查找。表數據就可以產生任意波形，因此該研究方法可以產生任意波形。和錯誤，懇請老師和同學提出批評和改進意見，在此表示由衷的感謝。正弦波振蕩電路是用來產生一定頻率和幅度的正弦波信號。適當調整反饋電阻3R值，使電路產生振蕩，輸出波形為穩(wěn)定的不失真的正弦波。饋減弱，防止振幅繼續(xù)減小，從而達到穩(wěn)幅的目的。，但是MCU的指令執(zhí)行周期。MCU為核心的實現方案難以產生高頻波形。

　　

【正文】 /) PORT MAP ( address = address, inclock = inclock, q = sub_wire0)。 END SYN。 (4)對文件進行編譯仿真 打開 MAX+plusⅡ ，選菜單 File→ New，彈出如圖 所示的對話框。在此對話框中選擇“ Text Editor file”，單擊“ OK”按鈕 ，即選中了文本編輯方式。在出現的 Untitled Text Editor 文本編輯窗口中鍵入 VHDL 程序 ,輸入完畢后，選擇菜單 File→Save ，彈出“ Save As”對話框。首先在“ Directories”目錄框中選擇已經建立好的存放本文件名“ ”，單擊“ OK”按鈕，即把輸入的文件存放在目錄 d:\lihui 中了。 圖 將當前設計設定為工程和選定目標器件。首先選擇菜單 File→Project→Set ProjecttoCurrentFile，當前的設計工程即被指定為 ipm。設定后可以看到邵陽學院畢業(yè) 設計 （論文） . 24 MAX+plusⅡ 主窗口左上方的工程路徑指向為： d:\lihui\lpm。 在設定工程文件后，應該選擇用于編程的目標器件芯片，以便能在編譯后得到有針對性的時序仿真文件。選擇菜單 Assign→Device… ，在彈出的對話框中的“ Device Family ” 下 拉 列 表 中 選 擇 需 要 器 件 FLEX10K 。為了選擇EPF10K10LC844 器件，不要選中次欄下方的“ Show Only Fastest Speed Grades”選項，以便顯示出所有速度級別的器件。完成器件選擇后，按“ OK” 按鈕。 選擇 VHDL 文本編輯版本號。選擇 MAX+plusⅡ 菜單 Compiler 命令項，出現編譯窗口（如圖 所示）后，根據自己輸入的 VHDL 文本格式選擇 VHDL 文本編輯版本號。選擇如圖 所示界面上方的 Interfaces→VHDL Netlist Reader Settings,在彈出的窗口中選擇“ VHDL1993”，由于在 以后的版本的MAX+plusⅡ 中嵌入了用于優(yōu)化 FLEX10K 和 ACEX1K 系列適配的算法，編輯前關閉這一算法。方法是 在進入編輯窗口 后 ,選擇 Processing→ Fitter Setting，消去最上面的“ Use Quartus Fitter… ”項。 圖 選定當前工程的目標器件 按“ Start”按鈕，運行編譯器。單擊 “ Locate”錯誤定位按鈕，就可以在出現的文本編譯窗口中閃動的光標附近或上方找到錯誤所在。糾正后再次編輯，直至排除所用錯誤。 再 進行時序仿真。首先，選擇菜單 File→New ，在選擇圖 中“ New”對話框中的“ Waveform Editer file”項，打開波形編輯窗口。之后彈出仿真波形編輯窗口 。 其次，在波形編輯窗口的上方選擇菜單“ Node”，在下拉菜單中選 擇輸入信號節(jié)點項“ Enter Nodes form SNF… ”。 在彈出的對話框如圖 所示， 在彈出的對話框中首先單擊“ List”按鈕，這時左列表框將列出該設計的所有信號節(jié)點。將節(jié)點信邵陽學院畢業(yè) 設計 （論文） . 25 號調入仿真波形編輯器窗中。這時可以利用中間的“ =”按鈕將需要觀察的 信號選到右邊的窗口中，然后單擊“ OK”按鈕。 圖 列出并選擇需要觀察的信號節(jié)點 再次，設置波形參量。 波形編輯器窗口中已經調入所有的節(jié)點信號，在為編輯窗口 輸入信號設定必要的測試電平之前，首先需要設定相關的仿真參數。 在“ Options”菜單中消去網格對齊項“ Snap to Grid”左側的對勾，以便能夠任意設置輸入電平位置，或設置輸入時鐘信號的周期。 圖 定制的 ROM 文件的仿真波形 然后設定仿真時間長度。選擇 File→End Time … ，在 End Time 對話框中選擇邵陽學院畢業(yè) 設計 （論文） . 26 適當的仿真時間域，選 50μs 以便有足夠長的觀察時間。 最后為輸入信號加上激勵電平并運行仿真器觀察波形。在輸入信號inclock,address 分別加上時鐘信號，最后選擇菜單 File→Save As ，按“ OK”按鈕即可。再選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。圖 即為仿真運算完成后的時序波形。 在 MAX+plusⅡ 創(chuàng)建內部的 ROM 空間，調入已生成的 正弦波數據 文本文件，并對已定制的 ROM 文件進行編譯后仿真，仿真后所得到的波形時序如上圖所示，當來一個時鐘信號脈沖 inclock 立即從對應的輸入信號 address 取出數據送往 q 輸出。例如：當時鐘信號 inclock 為高平且輸入地址信號為 00 時，輸出數據q 正好對應 FF（ 255），接著當時鐘信號再為高電平時輸入的地址信號為 01，輸出數據 q 為 FE（ 254）依此不斷有序的根據地址信號取出波形數據。 完成正弦信號發(fā)生器的頂層設計 library ieee。 use 。 use 。 entity singt is port( clk: in std_logic。 data: in std_logic_vector(11 downto 0)。 dout:out std_logic_vector(7 downto 0))。 end。 architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 inclock:in std_logic。 q:out std_logic_vector(7 downto 0))。 end ponent。 signal q1:std_logic_vector(5 downto 0)。 signal d: std_logic_vector(7 downto 0)。 signal fss:std_logic。 signal count12: std_logic_vector(11 downto 0)。 begin 邵陽學院畢業(yè) 設計 （論文） . 27 1: process(fss) begin if fss39。event and fss =39。139。 then q1=q1+1。 end if。 end process。 2:process(clk,data) begin if clk39。event and clk=39。139。 then if count12=111111100000 then count12= data。 fss=39。139。 else count12=count12+1。 fss=39。039。 end if。 end if。 end process 2。 u1: sindata port map(address=q1,q=dout,inclock=clk)。 end。 這是正弦信號發(fā)生器源的頂層設計， 其中調用了 節(jié) 中 的波形數據存儲器ROM 模塊 ，此頂層文件作為工程文件可存于 d:\lihui\ 中。 系統(tǒng)仿真 (1)運行仿真器并觀察分析波形 按照 第 中的方法分別對 第 中的文件進行建立文件夾、輸入設計項目VHDL 代碼、存盤、設計項目為當前文件夾、選擇目標器件、啟動編譯、建立仿真波形文件步驟。再進行波形仿真、引腳鎖定并編譯、編程配置、硬件測試等過程。選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。圖 即為仿真運算完成后的時序波形。 根據頂層文件的 仿真波形 可以從中看出。由外部時鐘信號 clk 與頻率控制信號data 共同控制 dout 波形數據的傳送。 clk 所選的時鐘輸入信號為 50Mhz，在高速的 clk 的掃描頻率輸入情況下，當來一個上升沿觸發(fā)，計數器 count12 計數器開始計數， data 在給定的初始地址每次加 1，一直加到內部信號 count12 為 0FE0H 時，內部信號 Fss 置 1， count12 不為 0FE0H，信號 Fss 置 0，由頂層的 VHDL 硬件邵陽學院畢業(yè) 設計 （論文） . 28 描述語言可知，當 Fss 為上升沿時，從定制的內部 ROM里取一個數據送住引腳 Dout作為信號輸出。從上面仿真的波形結果可以看出。信號的輸入輸出的時序流程達到了VHDL 描述目的。 圖 正弦波發(fā)生器仿真波形 (2)了解器件資源分配情況 選擇左上角的“ MAX+plusⅡ ”主菜單，并單擊其中的菜單項“ Floorplan Editor” ,將彈出芯片資源編輯窗口，該窗口顯示了目標器件內部的邏輯資源分布情況和設計項目對資源的利用情況。 如圖 所示。 圖 芯片資源編輯窗口 邵陽學院畢業(yè) 設計 （論文） . 29 對于 EPF10K10LC844，其中共有 216 個小柱，即邏輯陣列塊 LAB，每個LAB 有 8 個小方塊，每個小方塊表示一個邏輯宏單元（ Logic Cell），因此共有 1728個 LC（即 LE）。帶顏色的小方塊表示已經被占用的資源，其數量恰好等于適配報告中給 出的數量。圖 中稍大的方塊（含 8 個小方塊）表示器件中內嵌的 RAM 單元 EAB。共 12 個 EAB 含 2048 個存儲位單元，總共 24576 個存儲位。 (3)引腳瑣定 以上的仿真測試正確無誤，將設計編程下載到選定的目標器件中進行進一步的硬件測試，以便最終了解設計的正確性。首先選擇主菜單 MAX+plusⅡ ，再單擊菜單項“ Floorplan Editor”進入圖 所示的窗口，然后選擇上方的“ Layout” 菜單，在下拉菜單中先消去“ Full Screen”的對勾，在選擇“ Device View” ,于是出現了器件引腳編 輯窗口。再次進入“ Layout”菜單，選其中的“ Current Assignments Floorplan”選項，在 “Unassigned Nodes”列表框中將顯示待鎖定的信號引腳名。鎖定的方法是，對 clk，用鼠標將 clk 拖到下面芯片的 2 號引腳上，然后松開鼠標。同樣， dout0 在 39 號引腳上； dout1 在 47 號引腳上； dout2 在 48 號引腳上； dout3在 49 號引腳上； dout4 在 50 號引腳上； dout5 在 51 號引腳上； dout6 在 52 號引腳上； dout7 在 53 號引腳上； 引腳鎖定表如表 所示： 表 引腳鎖定表 模 式 信 號 引腳號 模 式 信 號 引腳號 Input Clk 2 Input Data9 19 Input Data0 5 Input Data10 21 Input Data1 6 Output Dout0 39 Input Data2 7 Output Dout1 47 Input Data3 8 Output Dout2 48 Input Data4 9 Output Dout3 49 Input Data5 10 Output Dout4 50 Input Data6 11 Output Dout5 51 Input Data7 16 Output Dout6 52 Input Data8 17 Output Dout7 53 在鎖定引腳后再通過 MAX+plusⅡ 的編譯器“ Compiler”，對文件重新進行邵陽學院畢業(yè) 設計 （論文） . 30 編譯一次，將引腳信息編入下載文件中 。 編程下載和測試 (1)選“ MAX+plusⅡ ”中的“ Programmer”項。彈出 Programmer 窗口后，選“ Options”項中的硬件設置項“ Hardware Setup”，在其下拉窗口中選擇“ ByteBlaster（ MV） ”項，其窗口如圖 右側所示。 圖 設置編程下載方式 圖 通過 JTAG 口向 FPGA下載 SOF 文件 邵陽學院畢業(yè) 設計 （論文） . 31 此編程方式對應計算機的并行口下載通道，“ MV”是混合電壓的意思，主要指對 Altera 的各類芯核電壓（如 5V、 與 等）的 FPGA/CPLD 都能由此下載。單擊“ Configue”，即進行編程下載。 (2)選實驗電路模式 5（附錄 1）后，用短路帽設定 時鐘 頻率。 (3)如圖 所示，單擊“ Configure”按鈕，向 EPF10K10LC844 下載配置文件，出現報告配置完成的信息提示“ Configuration Complete”。 (4)示波器觀察 波形 圖 f=， A=1， a=0示波器實拍的 正弦波波形圖 圖 f=1623Hz， A=1， a