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2025-07-15 22:48本頁面
【正文】 的免疫能力。突發(fā)的雜訊干擾可能會(huì)觸發(fā)在 I/O Pad上的 LVTSCR元件導(dǎo)通而造成電路系統(tǒng)工作上的錯(cuò)誤。 ? 實(shí)際的例子顯示在圖中，一積體電路 Chip 1的輸出級推動(dòng)另一積體電路 Chip 2的輸入級，該積體電路 Chip 2的輸入級是用一 LVTSCR元件來做靜電放電的防護(hù)元件 ? 高電流低電壓 NMOS觸發(fā)之橫向矽控整流器 (highcurrent NMOStrigger lateral SCR)元件結(jié)構(gòu)圖，叫做 HINTSCR 元件。 ? 高電流低電壓 PMOS觸發(fā)之橫向矽控整流器 (highcurrent PMOStrigger lateral SCR)元件結(jié)構(gòu)圖，叫做 HIPTSCR 元件。 輸入腳 /輸出腳的 ESD ? 輸入腳 ND模式之 ESD放電造成 IC內(nèi)部損傷的示意圖 。 VDD與 VSS間的寄生元件 ?ESD電壓跨在 VDD與 VSS電源線之間，除了會(huì)造成 IC 內(nèi)部電路損傷之外，也常會(huì)觸發(fā)一些寄生的半導(dǎo)體元件導(dǎo)通而燒毀。在 CMOS IC中，最常發(fā)生燒毀現(xiàn)象的寄生元件 就是 pnpn的 SCR元件及 npn的橫向雙載子電晶體 (BJT)。隨著製程的先進(jìn)，寄生元件間的間距也越來越小，這使得 該寄生的元件具有更高的增益 (Gain)及更易被觸發(fā)的特性 先前的防護(hù)技術(shù) 改進(jìn)的設(shè)計(jì)方式 先進(jìn)製程的影響 改善措施 ? NMOS元件加上串聯(lián)電阻以提昇 ESD電流承受能力的美國專利設(shè)計(jì) 靜電放電防護(hù)設(shè)計(jì)之案例探討 ? ESD防護(hù)設(shè)計(jì)隨著積體電路的各式各樣應(yīng)用而會(huì)有不同的設(shè)計(jì)出現(xiàn)。但在深次微米 CMOS製程技術(shù)下，越來越嚴(yán)重的 ESD問題是元件充電模式 (CDM)之靜電放電現(xiàn)象。 ? 由於輸入的閘極氧化層 (gate oxide)在 ，僅約 50A厚度而已，如此薄的閘極氧化層對 CDM的靜電放電非常敏感 元件充電模式之防護(hù)設(shè)計(jì) (CDM ESD Protection) 動(dòng)態(tài)浮接閘級之 ESD防護(hù)技術(shù) 傳統(tǒng)的閘極耦合 (gate coupled)設(shè)計(jì)，其等效電路 ? 動(dòng)態(tài)浮接閘級 之 ESD防護(hù)技術(shù)在小輸出電流規(guī)格之輸出驅(qū)動(dòng)級的設(shè)計(jì) 利用 『 動(dòng)態(tài)浮接閘級技術(shù) 』 之整個(gè)輸出驅(qū)動(dòng)級電路在 下的佈局實(shí)例
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