【正文】 這個水平，它已經成為IC設計的一項獨立技術，成為實現(xiàn)SOC設計的技術支撐以及ASIC設計方法學中的學科分支。從集成規(guī)模上說，現(xiàn)在的IP庫已經包含諸如8051和ARM、PowerPC等微處理器、TMS 320C50等數(shù)字信號處理器、MPEGII、JPEG等數(shù)字信息壓縮/解壓器在內的大規(guī)模IC模塊。這些模塊都曾經是具有完整功能的IC產品，并曾廣泛用來與其他功能器件一起，在PCB上構成系統(tǒng)主板。如今微電子技術已經具有在硅片上實現(xiàn)系統(tǒng)集成的功能，因此這些昔日的IC便以模塊“核”（Core）的形式嵌入ASIC之中。從設計來源上說，單純靠Foundry設計IP模塊已遠不能滿足系統(tǒng)設計師的要求，今天的IP庫需要廣開設計源頭，匯納優(yōu)秀模塊，不論出自誰家，只要是優(yōu)化的設計，與同類模塊相比達到芯片面積更小、運行速度更快、功率消耗更低、工藝容差更大，就自然會有人愿意花錢使用這個模塊的“版權”，因此也就可以納入IP庫，成為IP的一員。目前，盡管對IP還沒有統(tǒng)一的定義，但IP的實際內涵已有了明確的界定：首先，它必須是為了易于重用而按嵌入式應用專門設計的。即使是已經被廣泛使用的產品，在決定作為IP之前，一般來說也須要再做設計，使其更易于在系統(tǒng)中嵌入。比較典型的例子是嵌入式RAM，由于嵌入后已經不存在引線壓點（PAD）的限制，所以在分立電路中不得不采取的措施，諸如數(shù)據(jù)線輸入輸出復用、地址數(shù)據(jù)線分時復用、數(shù)據(jù)串并轉換以及行列等分譯碼等，在嵌入式RAM中將被去除，不僅節(jié)省了芯片面積，而且大幅提高了讀寫速度。其次是必須實現(xiàn)IP模塊的優(yōu)化設計。優(yōu)化的目標通常可用“四最”來表達，即芯片的面積最小、運算速度最快、功率消耗最低、工藝容差最大。所謂工藝容差大是指所做的設計可以經受更大的工藝波動，是提高加工成品率的重要保障。這樣的優(yōu)化目標是普通的自動化設計過程難以達到的，但是對于IP卻又必須達到，因為IP必須能經受得起成千上萬次的使用。顯然，IP的每一點優(yōu)化都將產生千百倍甚至更大的倍增效益。因此基于晶體管級的IP設計便成為完成IP設計的重要途徑。再次，就是要符合IP標準。這與其他IC產品一樣，IP進入流通領域后，也需要有標準。于是在1996年以后，RAIPD（Reusable Applicationspecific Intellectualproperty Developers）、VSIA（Virtual Socket Interface Alliance）等組織相繼成立，協(xié)調并制訂IP重用所需的參數(shù)、文檔、檢驗方式等形式化的標準，以及IP標準接口、片內總線等技術性的協(xié)議標準。雖然這些工作已經開展了多年，也制訂了一些標準，但至今仍有大量問題有待解決，例如，不同嵌入式處理器協(xié)議的統(tǒng)一、不同IP片內結構的統(tǒng)一等問題。我國在IP設計方面尚處于起步階段，但與IP的應用需求形成明顯的不一致，這為我國未來的IP設計工程師提供了廣闊的天地。 EDA技術的發(fā)展趨勢隨著市場需求的增長，集成工藝水平及計算機自動設計技術的不斷提高，促使單片系統(tǒng)，或稱系統(tǒng)集成芯片成為IC設計的發(fā)展方向，這一發(fā)展趨勢表現(xiàn)在如下幾個方面：l 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經走向成熟，在一個芯片上完成的系統(tǒng)級的集成已成為可能。l 由于工藝線寬的不斷減小，在半導體材料上的許多寄生效應已經不能簡單地被忽略，這就對EDA工具提出了更高的要求。同時，也使得IC生產線的投資更為巨大?？删幊踢壿嬈骷_始進入傳統(tǒng)的ASIC市場。l 市場對電子產品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對系統(tǒng)的集成度不斷提出更高的要求。同時，設計的效率也成了一個產品能否成功的關鍵因素，促使EDA工具和IP核應用更為廣泛。l 高性能的EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設計提供了功能強大的開發(fā)環(huán)境。l 計算機硬件平臺性能大幅度提高，為復雜的SOC設計提供了物理基礎。但現(xiàn)有的HDL語言只是提供行為級或功能級的描述，尚無法完成對復雜的系統(tǒng)級的抽象描述。人們正嘗試開發(fā)一種新的系統(tǒng)級設計語言來完成這一工作，現(xiàn)在已開發(fā)出更趨于電路行為級的硬件描述語言（如SystemC）SystemVerilog及系統(tǒng)級混合仿真工具，可以在同一個開發(fā)平臺上完成高級語言，如C/C++等，與標準HDL語言（Verilog HDL、VHDL）或其他更低層次描述模塊的混合仿真。雖然用戶用高級語言編寫的模塊尚不能自動轉化成HDL描述，但作為一種針對特定應用領域的開發(fā)工具，軟件供應商已經為常用的功能模塊提供了豐富的宏單元庫支持，可以方便地構建應用系統(tǒng)，并通過仿真加以優(yōu)化，最后自動產生HDL代碼，進入下一階段的ASIC實現(xiàn)。此外，隨著系統(tǒng)開發(fā)對EDA技術的目標器件各種性能要求的提高，ASIC和FPGA將更大程度地相互融合。這是因為雖然標準邏輯ASIC芯片尺寸小、功能強大、耗電小，但設計復雜，并且有批量生產要求；可編程邏輯器件開發(fā)費用低廉，能在現(xiàn)場進行編程，但卻體積大、功能有限，而且功耗較大。因此，F(xiàn)PGA和ASIC正在匯合到一起，互相融合，取長補短。由于一些ASIC制造商提供具有可編程邏輯的標準單元，可編程器件制造商重新對標準邏輯單元發(fā)生興趣，而有些公司采取兩頭并進的方法，從而使市場開始發(fā)生變化，在FPGA和ASIC之間正在誕生一種“雜交”產品，以滿足成本和上市速度的要求。例如將可編程邏輯器件嵌入標準單元。盡管將標準單元核與可編程器件集成在一起并不意味著使ASIC更加便宜，或使FPGA更加省電。但是，可使設計人員將二者的優(yōu)點結合在一起，通過去掉FPGA的一些功能，可減少成本和開發(fā)時間并增加靈活性。當然，現(xiàn)今也在進行將ASIC嵌入可編程邏輯單元的工作。目前，許多PLD公司開始為ASIC提供FPGA內核。PLD廠商與ASIC制造商結盟，為SOC設計提供嵌入式FPGA模塊，使未來的ASIC供應商有機會更快地進入市場，利用嵌入式內核獲得更長的市場生命期。例如在實際應用中使用所謂可編程系統(tǒng)級集成電路（FPSLIC），即將嵌入式FPGA內核與RISC微控制器組合在一起形成新的IC，廣泛用于電信、網(wǎng)絡、儀器儀表和汽車中的低功耗應用系統(tǒng)中。當然，也有PLD廠商，不把CPU的硬核直接嵌入在FPGA中，使用了軟IP核，并稱之為SOPC（可編程片上系統(tǒng)），也可以完成復雜電子系統(tǒng)的設計，只是代價將相應提高。在新一代的ASIC器件中留有FPGA的空間。如果希望改變設計，或者由于開始的工作中沒有條件做足夠的驗證測試，稍后也可以根據(jù)要求對它編程，有了一定再修改的自由度。ASIC設計人員將這種小的可編程邏輯內核用于修改設計問題，很好地降低了設計風險。增加可編程邏輯的另一個原因是，考慮到設計產品的許多性能指標變化太快，特別是通信協(xié)議，因此為已經完成設計并投入應用的IC留有多次可自由更改的功能是十分有價值，這在通信領域中的芯片設計方面尤為重要?，F(xiàn)在，傳統(tǒng)ASIC和FPGA之間的界限正變得模糊，系統(tǒng)級芯片不僅集成RAM和微處理器，也集成FPGA。整個EDA和IC設計工業(yè)都朝這個方向發(fā)展，這并非是FPGA與ASIC制造商競爭的產物，而對于用戶來說，則意味著有了更多的選擇。13 /