最新段數(shù)碼顯示譯碼器設計-資料下載頁
2025-06-30 02:58本頁面
【正文】 15時COUT置1，DOUT為其他值時COUT為0。組合電路（計數(shù)器+譯碼器）仿真測試結果計數(shù)器和譯碼器連接的電路，led的譯碼輸出和真值表相符合。en為低電平且clock為上升沿時led保持，en為高電平且clock為上升沿時led顯示的數(shù)字加一。load為低電平且clock為上升沿時，led顯示data的數(shù)值。rst為低電平時，led顯示數(shù)字0，與clock上升沿時間無關。Led顯示到數(shù)字15時cout為1，led顯示其他數(shù)值時，cout為0。五、引腳鎖定：六、硬件測試結果：模式6：en（鍵8控制）為低電平，保持顯示數(shù)字3 計數(shù)滿15（顯示為F）LEDD8（cout）亮 rst（鍵7控制）為低電平，清零七、實驗心得:通過本次實驗，對QuartusII有了進一步的學習和認識，對Verilog也有了深入了解。學會了7段數(shù)碼顯示譯碼器的Verilog硬件設計，學習了VHDL的CASE語句應用及多層次設計方法。實驗中，要對每一個功能模塊做時序仿真，檢驗是否符合設計需求，最后綜合起來做仿真測試，確認無誤后再下載到目標機上進行硬件測試。做實驗時要耐心、認真，遇到問題爭取自己解決，這樣才能鍛煉自己，提升自己。說明：各學院（實驗中心）可根據(jù)實驗課程的具體需要和要求自行設計和確定實驗報告的內容要求和欄目，但表頭格式按照“實驗項目名稱”欄以上部分統(tǒng)一。
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