【正文】 ETDIVM20:SETB 0F0HRET DB 02H,12HSHIL1:MOV R2,AD0MOV R0,ADASHIL1B:CLR CSHILL:MOV A,@R0RLC AMOV @R0,ADEC R0DJNZ R2,SHILLRETSUBMB:MOV R2,AD0 。(....4FH)(...5FH)=(....4FH)MOV R0,ADAMOV R1,ADBSUBMBB: CLR CSUBMB1:MOV A,@R0SUBB A,@R1MOV @R0,ADEC R0DEC R1DJNZ R2,SUBMB1RETNOPNOPNOPLJMP MIAN RETBCDST:MOV R7,32CLR CMOV 3FH,00HMOV 3EH,00HMOV 3DH,00H MOV 3CH,00HMOV 3BH,00HMOV 3AH,00HKKK:MOV A,35HRLC AMOV 35H,AMOV A,34HRLC AMOV 34H,AMOV A,33HRLC AMOV 33H,AMOV A,32HRLC AMOV 32H,AMOV A,3FHADDC A,3FHDA AMOV 3FH,AMOV A,3EHADDC A,3EHDA AMOV 3EH,AMOV A,3DHADDC A,3DHDA AMOV 3DH,AMOV A,3CHADDC A,3CHDA AMOV 3CH,AMOV A,3BHADDC A,3BHDA AMOV 3BH,AMOV A,3AHADDC A,3AHDA AMOV 3AH,ADJNZ R7,KKKRETNOP NOPNOPLJMP MIANRETEND（1）五分頻模塊fpq的程序library ieee。use 。entity fpq isport(clk: in std_logic。 clkf: out std_logic)。end entity fpq。architecture one of fpq isbeginprocess(clk)isvariable temp: integer range 0 to 5。variable cl: std_logic。beginif rising_edge(clk) thenif temp =4thentemp := 0。 cl := 39。139。elsetemp := temp+1。cl := 39。039。end if。end if。clkf = cl。end process。end architecture one。(2) 測(cè)量控制信號(hào)發(fā)生模塊kzxh的程序library ieee。use 。use 。entity kzxh isport(clkaa: in std_logic。 clkbb: in std_logic。 ena : out std_logic。 clra: out std_logic。 clb: buffer std_logic。loada: out std_logic)。end entity kzxh。architecture art of kzxh issignal clka,clkb : std_logic。signal cla : std_logic。beginclka = not clkaa。clkb = not clkbb。process(clka)isbegin if rising_edge(clka)thencla = not cla。end if。ena = cla。loada = not cla。end process。process(clkb)isbeginif rising_edge(clkb)thenclb = not clb。end if。end process。process(clka,cla)isbeginif clka = 39。039。 and cla = 39。039。 thenclra=39。139。elseclra=39。039。end if。end process。end architecture art 。(3) 輸出選擇模塊scxz的程序library ieee。use 。entity scxz isport(dataa,datab: in std_logic_vector(18 downto 0)。en,rsel: in std_logic。data: out std_logic_vector(18 downto 0))。end entity scxz。architecture one of scxz isbeginprocess(en,rsel)isbegin if en = 39。139。 thencase rsel iswhen 39。039。 = data = dataa。when 39。139。 = data = datab。when others = null。end case。end if。end process。end architecture one。(4) 時(shí)間檢測(cè)模塊sjjc的程序library ieee。use 。use 。entity sjjc isport(clkf,ena,clra: in std_logic。 da: buffer std_logic_vector(18 downto 0))。end entity sjjc。architecture one of sjjc isbeginprocess(ena,clra,clkf)isbegin if clra = 39。139。 then da = 0000000000000000000。 elsif rising_edge(clkf)then if ena = 39。139。 then da = da + 39。139。 end if。 end if。end process。end architecture one。(5)數(shù)據(jù)鎖存模塊 sjsc的程序library ieee。use 。entity sjsc isport(da: in std_logic_vector(18 downto 0)。clb,loada: in std_logic。dataa,datab: out std_logic_vector(18 downto 0))。end entity sjsc。architecture one of sjsc isbeginprocess(clb)isbegin if clb39。event and clb = 39。039。 then datab = da。 end if。end process。process(loada)isbegin if loada39。event and loada = 39。139。 then dataa = da。 end if。end process。end architecture one。(6) 頂層元件例化szxwy的程序library ieee 。use 。use 。entity szxwy isport(clk: in std_logic。 clkaa: in std_logic。 clkbb: in std_logic。 en,rsel: in std_logic。 data: out std_logic_vector(18 downto 0))。end entity szxwy。architecture art of szxwy is ponent fpq port(clk: in std_logic。 clkf: out std_logic)。end ponent fpq。ponent sjjc port(clkf,ena,clra: in std_logic。 da: buffer std_logic_vector(18 downto 0))。end ponent sjjc。ponent kzxhport(clkaa: in std_logic。 clkbb: in std_logic。 ena : out std_logic。 clra: out std_logic。 loada: out std_logic。 clb: buffer std_logic)。end ponent kzxh。ponent sjscport(da: in std_logic_vector(18 downto 0)。clb,loada: in std_logic。dataa,datab: out std_logic_vector(18 downto 0))。end ponent sjsc。ponent scxzport(dataa,datab: in std_logic_vector(18 downto 0)。en,rsel: in std_logic。data: out std_logic_vector(18 downto 0))。end ponent scxz。signal clkf1,ena1,clra1,loada1,clb1: std_logic。signal da1,dataa1,datab1: std_logic_vector(18 downto 0)。beginu1: fpq port map (clk=clk,clkf=clkf1)。u2: sjjc port map (ena=ena1,clkf=clkf1,clra=clra1,da=da1)。u3:kzxhportmap(clkaa=clkaa,clkbb=clkbb,ena=ena1,clra=clra1,loada=loada1,clb=clb1)。u4:sjsc port map (da=da1,loada=loada1,clb=clb1,dataa=dataa1,datab=datab1)。u5:scxzport map (dataa=dataa1,datab=datab1,rsel=rsel,en=en,data=data)。end。ORG 0000HLJMP STARTORG 0030HSTART: MOV 30H,11H MOV R0,30H MOV SCON,00H DISP0:MOV A,@R0 ANL A,0FH MOV DPTR,TAB MOVC A,@A+DPTR MOV SBUF,A JNB TI,$ CLR TI DISP1: MOV A,@R0 ANL A,0F0H SWAP A MOV DPTR,TABMOVC A,@A+DPTR MOV SBUF, A JNB TI,$ CLR TI AJMP $ TAB: DB 0C0H,0F9H,0A4H,0B0H,99H DB 92H,82H,0F8H,80H,90H end 致 謝歷時(shí)三個(gè)月的畢業(yè)設(shè)計(jì)已經(jīng)告一段落。經(jīng)過(guò)自己不斷的搜索努力以及唐老師的耐心指導(dǎo)和熱情幫助, 本設(shè)計(jì)已經(jīng)基本完成。在這段時(shí)間里, 唐老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和熱忱的工作作風(fēng)令我十分欽佩, 她的指導(dǎo)使我受益非淺。同時(shí)與同學(xué)的幫助是分不開(kāi)的, 我由衷的感謝所有賦予我靈感和給予我力量的人們, 我當(dāng)繼續(xù)努力, 不負(fù)眾望。通過(guò)本次畢業(yè)設(shè)計(jì), 使我深刻地認(rèn)識(shí)到學(xué)好專(zhuān)業(yè)知識(shí)的重要性, 也理解了理論聯(lián)系實(shí)際的含義, 并且檢驗(yàn)了大學(xué)四年的學(xué)習(xí)成果。雖然在這次設(shè)計(jì)中對(duì)于知識(shí)的運(yùn)用和銜接還不夠熟練。但是我將在以后的工作和學(xué)習(xí)中繼續(xù)努力、不斷完善。這三個(gè)月的設(shè)計(jì)是對(duì)過(guò)去所學(xué)知識(shí)的系統(tǒng)提高和擴(kuò)充的過(guò)程, 為今后的發(fā)展打下了良好的基礎(chǔ)。由于自身水平有限, 設(shè)計(jì)中一定存在很多不足之處, 敬請(qǐng)各位老師批評(píng)