【正文】 接上數(shù)字地，布線時(shí)，USB_N 和 USB_P 要按差分處理，阻抗控 90 歐，考慮 EMC 電磁干擾，會(huì)在 4 個(gè)信號(hào)管腳加上磁珠進(jìn)行隔離，如圖 69 所示。圖 69 USB 接口電路北華航天工業(yè)學(xué)院畢業(yè)論文27第七章：DDR3 的 PCB 設(shè)計(jì)實(shí)例DDR SDRAM 全稱為 Double data rate SDRAM，中文名為“雙倍數(shù)據(jù)流 SDRAM”。DDR經(jīng)過幾代的發(fā)展，現(xiàn)在市面上主流是 DDR3，而新的 DDR4 也已經(jīng)呼之欲出，甚至已經(jīng)有部分 DDR4 的產(chǎn)品了。 概述．FLYBY 設(shè)計(jì)采用 flyby 拓?fù)浣Y(jié)構(gòu)是 DDR3 的最大更新之一，主要目的是提升信號(hào)質(zhì)量，來支持更高頻率的設(shè)計(jì)。在 layout 設(shè)計(jì)上，flyby 結(jié)構(gòu)的布線更加簡(jiǎn)單，也會(huì)更加節(jié)約布線的層數(shù)和空間。同時(shí) DDR3 將地址、控制和時(shí)鐘線的端接電阻移到了內(nèi)存條上，所以主板上將不需要任何端接電阻，簡(jiǎn)化了主板的設(shè)計(jì)，節(jié)約了空間。 電源設(shè)計(jì)DDR3 有三類電源，分別是 VDD、VTT、和 VREF。DDR3 的 VDD 電壓降低至 ，比采用 的 DDR2 省電 20%左右。同樣速率下，DDR3 比 DDR2 更加省電，同樣的功耗水平下，DDR3 能跑到更高的速率。在 DDR3 系統(tǒng)中，對(duì)于內(nèi)存系統(tǒng)工作非常重要的參考電壓 VREF 將分為兩個(gè)信號(hào)，即為命令地址與地址信號(hào)服務(wù)的 VREFCA 和為數(shù)據(jù)服務(wù)的 VREFDQ，這將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級(jí)。對(duì)于 PCB 設(shè)計(jì)時(shí)，VREF 的布局上更加方便把各自的濾波電容處理到位，布線上也能區(qū)分開來，更加容易控制相互之間的干擾。（Burst Length，BL）：由于 DDR3 的預(yù)取為 8bit，所以突發(fā)傳輸周期（Burst Length，BL）也固定為 8，而對(duì)于 DDR2 和早期的 DDR 架構(gòu)系統(tǒng)，BL=4 也是常用的，DDR3 為此增加了一個(gè) 4bit Burst Chop（突發(fā)突變）模式，即由一個(gè) BL=4 的讀取操作加上一個(gè) BL=4 的寫入操作來合成一個(gè) BL=8 的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過 A12 地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在 DDR3 內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如 4bit 順序突發(fā)） 。北華航天工業(yè)學(xué)院畢業(yè)論文28 DDR3 新增的重置（Reset）功能：重置是 DDR3 新增的一項(xiàng)重要功能，并為此專門準(zhǔn)備了一個(gè)引腳。DRAM 業(yè)界很早以前就要求增加這一功能，如今終于在 DDR3 上實(shí)現(xiàn)了。這一引腳將使 DDR3 的初始化處理變得簡(jiǎn)單。當(dāng) Reset 命令有效時(shí)，DDR3 內(nèi)存將停止所有操作，并切換至最少量活動(dòng)狀態(tài)，以節(jié)約電力。 在 Reset 期間，DDR3 內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時(shí)鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動(dòng)靜。這樣一來，將使DDR3 達(dá)到最節(jié)省電力的目的。 新增 ZQ 校準(zhǔn)功能：ZQ 也是一個(gè)新增的腳，在這個(gè)引腳上接有一個(gè) 240 歐姆的低公差參考電阻。這個(gè)引腳通過一個(gè)命令集，通過片上校準(zhǔn)引擎（OnDie Calibration Engine，ODCE）來自動(dòng)校驗(yàn)數(shù)據(jù)輸出驅(qū)動(dòng)器導(dǎo)通電阻與 ODT 的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時(shí)鐘周期（在加電與初始化之后用 512 個(gè)時(shí)鐘周期，在退出自刷新操作后用 256 個(gè)時(shí)鐘周期、在其他情況下用 64 個(gè)時(shí)鐘周期）對(duì)導(dǎo)通電阻和 ODT 電阻進(jìn)行重新校準(zhǔn)。 走線注意事項(xiàng)時(shí)鐘組：差分時(shí)鐘信號(hào)，每一對(duì)信號(hào)都是同頻同相的。ckp0 和 ckn0 為一對(duì)。數(shù)據(jù)組：對(duì)主板 64 位 DDR2 內(nèi)存來說數(shù)據(jù)每 8 位（也就是一個(gè) byte）為一組可以分為八組，數(shù)據(jù) dq[0:7]、數(shù)據(jù)掩碼 dqm0、數(shù)據(jù)選通差分信號(hào) dqsp0 和 dqsn0 為一組，以此類推。同個(gè)數(shù)據(jù)組的信號(hào)應(yīng)該在同一個(gè)信號(hào)層上走線，換層也應(yīng)該一起換，為了方便在同一個(gè)信號(hào)層走線可以將數(shù)據(jù)位互換。比如 dq2 信號(hào)在走線的時(shí)候發(fā)現(xiàn)如果按照原理圖來走線會(huì)跟 dq4 交錯(cuò)，這樣就不得不換層走線，我們通過互換數(shù)據(jù)位就可以使信號(hào)走同層，對(duì)內(nèi)存來說每一位存進(jìn)什么內(nèi)容讀出也是什么內(nèi)容，互換不會(huì)受影響，但是互換的條件必須是在同一組內(nèi) 8 個(gè) bit 之間。地址/命令組：MA[0:14]、BA0、BABARAS、CAS、WE控制組：時(shí)鐘使能 CKE、片選 CS、終端電阻選通 ODT 為一組，對(duì)內(nèi)存條來說 DIMM0用到了 CKE0、CKECS0、CSODT0、ODT1。做板載內(nèi)存設(shè)計(jì)的時(shí)候，可以只用北華航天工業(yè)學(xué)院畢業(yè)論文29CKE0、CS0、ODT0，控制 4 片 16 位的內(nèi)存芯片。一般來說，DDR3 中控制組和地址組一起走 FLYby，這個(gè)大組可以換層，而每個(gè)數(shù)據(jù)組不能必須同組同層。由于 DDR 工作頻率高，對(duì)信號(hào)等長(zhǎng)有更嚴(yán)格的要求，實(shí)際的 PCB 設(shè)計(jì)中對(duì)所有信號(hào)都進(jìn)行等長(zhǎng)控制是不太現(xiàn)實(shí)的，也沒有這個(gè)必要，根據(jù) DDR 的實(shí)際工作方式，僅需要實(shí)現(xiàn)如下的等長(zhǎng)約束，如表 71 所示。表 71 DDR 等長(zhǎng)規(guī)則電平標(biāo)準(zhǔn) 時(shí)鐘頻率 信號(hào)名稱 備注SSTL_CLASSI 150M CLK_FPGA1_DDR_P CLK_FPGA1_DDR_NDDRII 時(shí)鐘。每對(duì)時(shí)鐘差分信號(hào)等長(zhǎng)要求：正負(fù)信號(hào)之間允許偏差 10milSSTL_CLASSI 150M FPGA1_DDR_DQ[31:0] FPGA1_DDR_DQS[3:0] FPGA1_DDR_DM[3:0]數(shù)據(jù)組內(nèi)等長(zhǎng)要求公差+/25mil。 各數(shù)據(jù)組以時(shí)鐘線為準(zhǔn)，公差+/500mil。SSTL_CLASSI 150M FPGA1_DDR_A[12:0] FPGA1_DDR_RAS*FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK[3:0]地址命令線等長(zhǎng)要求： 對(duì)于每片 FPGA 與 DDR地址命令組與時(shí)鐘信號(hào)等長(zhǎng)公差+/150mil。其中差分時(shí)鐘之間(CLK_P 與 CLK_N)等長(zhǎng)不大于 5mil。地址、控制組中每個(gè)信號(hào)都以時(shí)鐘(本規(guī)則中為 CLK_N)為基準(zhǔn)，等長(zhǎng)差范圍設(shè)置為177。150mil。 數(shù)據(jù)組內(nèi)以DQ[0]為基準(zhǔn)，等長(zhǎng)控制在 25mil 以內(nèi)。各數(shù)據(jù)組之間，以時(shí)鐘線為基準(zhǔn)，等長(zhǎng)差范圍設(shè)置為 0500mil。 DDR 由于電平擺幅小，對(duì)參考電壓穩(wěn)定度要求很高，特別是 Vref 和 VTT。 VREF 電壓作為信號(hào)接收端的參考，由于疊加在 VREF 電壓的串?dāng)_或噪聲能直接導(dǎo)致內(nèi)存總北華航天工業(yè)學(xué)院畢業(yè)論文30線發(fā)生潛在的時(shí)序錯(cuò)誤、抖動(dòng)和漂移。因此要求 Vref 具有良好的性能，紋波盡量小(50mV)。目前中興庫(kù)中有專用的 DDR 終端匹配電源芯片(LP2996)，既能提供良好的參考電壓，也能滿足 DDR 的上電順序要求，該芯片的 SENSE 引腳還能根據(jù)負(fù)載處的實(shí)際壓降進(jìn)行補(bǔ)償。 布線方面 VREF 最好和 VTT 在不同平面，以免 VTT 產(chǎn)生的噪聲干擾 VREF。而且無論是在 DDR 控制器端還是 DDR 器端，VREF 腳附近都應(yīng)放置去耦電容，消除高頻噪聲。VREF 的走線寬度應(yīng)該越寬越好，最好鋪銅，如果走線的話寬度應(yīng)大于 20mil。 Vtt 為終端匹配電阻的電源，由于具有較大的瞬時(shí)電流，設(shè)計(jì)時(shí)應(yīng)考慮電源額定電流，對(duì)于一片 DDR 負(fù)載，往往在 2A 到 3A，布線時(shí)需鋪平面，如果走線則線寬大于應(yīng) 250mil。Vtt 的去耦電容盡量靠近匹配電阻，一般按照兩個(gè)電阻對(duì)應(yīng)一個(gè)電容，如果空間夠考慮增加電容。7. 4．其他總結(jié) 1．有效的利用 DDR 內(nèi)置的 ODT，這樣既節(jié)約 PCB 空間，又能夠獲得更好的匹配效果。2．使用 FPGA 做控制器時(shí)，在允許的情況盡量使用小的 I/O 口驅(qū)動(dòng)電流，一方面減小信號(hào)過沖，另一方面可延長(zhǎng) DDR 的使用壽命。3．如果 DDR 使用較高時(shí)鐘頻率，可以考慮只使用終端電阻匹配，因?yàn)樵炊舜?lián)電阻會(huì)減慢信號(hào)翻轉(zhuǎn)速度。4．當(dāng)使用多片 DDR 并聯(lián)工作時(shí)，布線應(yīng)注意走線的 STUN(比如過孔的位置等)。5．等長(zhǎng)要求根據(jù)實(shí)際時(shí)鐘頻率有關(guān)，時(shí)鐘頻率較高的時(shí)候需要進(jìn)行仿真。6．對(duì)于多片 FPGA 并聯(lián)使用的情況，共用的時(shí)鐘、地址、控制等信號(hào)盡量靠近芯片后再分支。7．在使用排阻進(jìn)行匹配的時(shí)候，數(shù)據(jù)組信號(hào)的排阻內(nèi)不能有其他信號(hào)組的信號(hào)。北華航天工業(yè)學(xué)院畢業(yè)論文31第八章：PCB 制作工藝 PCB 的分類1. 以材質(zhì)分 ：(1) 有機(jī)材質(zhì) 酚醛樹脂玻璃纖維/環(huán)氧樹脂 PolyamideBT/Epoxy 等皆屬之 (2) 無機(jī)材質(zhì) 鋁 Copper Invercopperceramic 等皆屬之主要取其散熱功能 2. 以成品軟硬區(qū)分 (1) 硬板 Rigid PCB(2) 軟板 Flexible PCB(3) 軟硬板 RigidFlex PCB Prepreg：半固化片，又稱預(yù)浸材料，是用樹脂浸漬并固化到中間程度(B 階)的薄片材料。半固化片可用作多層印制板的內(nèi)層導(dǎo)電圖形的黏結(jié)材料和層間絕緣。在層壓時(shí)，半固化片的環(huán)氧樹脂融化、流動(dòng)、凝固，將各層電路毅合在一起，并形成可靠的絕緣層。 3. core:芯板，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構(gòu)成印制板的基礎(chǔ)材料。通常我們所說的多層板是由芯板和半固化片互相層疊壓合而成的。而半固化片構(gòu)成所謂的浸潤(rùn)層，起到粘合芯板的作用，雖然也有一定的初始厚度，但是在壓制過程中其厚度會(huì)發(fā)生一些變化。通常多層板最外面的兩個(gè)介質(zhì)層都是浸潤(rùn)層，在這兩層的外面使用單獨(dú)的銅箔層作為外層銅箔。外層銅箔和內(nèi)層銅箔的原始厚度規(guī)格，一般有 、1OZ、 2OZ(1OZ 約為35um 或 )三種，但經(jīng)過一系列表面處理后，外層銅箔的最終厚度一般會(huì)增加將近1 OZ 左右。內(nèi)層銅箔即為芯板兩面的包銅，其最終厚度與原始厚度相差很小，但由于蝕刻的原因，一般會(huì)減少幾個(gè) um。多層板的最外層是阻焊層，就是我們常說的“綠油” ，當(dāng)然它也可以是黃色或者其它顏色。阻焊層的厚度一般不太容易準(zhǔn)確確定，在表面無銅箔的區(qū)域比有銅箔的區(qū)域要稍厚一些，但因?yàn)槿鄙倭算~箔的厚度，所以銅箔還是顯得更突出，當(dāng)我們用手指觸摸印制板表面時(shí)就能感覺到。 當(dāng)制作某一特定厚度的印制板時(shí)，一方面要求合理地選擇各種材料的參數(shù)，另一方面，半固化片最終成型厚度也會(huì)比初始厚度小一些。下面是一個(gè)典型的iMX255coreboard 6 層板疊層結(jié)構(gòu)，如圖 81 所示。北華航天工業(yè)學(xué)院畢業(yè)論文32圖 81 6 層板結(jié)構(gòu)參數(shù)PCB 的參數(shù)：不同的印制板廠，PCB 的參數(shù)會(huì)有細(xì)微的差異，需要與電路板廠的工程師溝通，得到該廠的一些參數(shù)數(shù)據(jù)，主要是介電常數(shù)和阻焊層厚度兩個(gè)參數(shù)各個(gè)板廠會(huì)有差別。表層銅箔：可以使用的表層銅箔材料厚度有三種：12um、18um 和 35um。加工完成后的最終厚度大約是 44um、50um 和 67um，大致相當(dāng)于銅厚 1 OZ、 OZ、2 OZ。注意：在用阻抗計(jì)算軟件進(jìn)行阻抗控制時(shí)，外層的銅厚沒有 OZ 的值。芯板：我們常用的板材是 S1141A，標(biāo)準(zhǔn)的 FR4，兩面包銅，可選用的規(guī)格可與廠家聯(lián)系確定。半固化片：規(guī)格（原始厚度）有 7628（） ，2116（ /） ，1080（） ，3313（） ，實(shí)際壓制完成后的厚度通常會(huì)比原始值小 1015um 左右（即 ） ，因此疊層設(shè)計(jì)的最小介質(zhì)層厚不得小于 3mil。同一個(gè)浸潤(rùn)層最多可以使用 3 個(gè)半固化片，而且 3 個(gè)半固化片的厚度不能都相同，最少可以只用一個(gè)半固化片，但有的廠家要求必須至少使用兩個(gè)。如果半固化片的厚度不夠，可以把芯板兩面的銅箔蝕刻掉，再在兩面用半固化片粘連，這樣可以實(shí)現(xiàn)較厚的浸潤(rùn)層。半固化片的介電常數(shù)與厚度有關(guān)，下表為不同型號(hào)的半固化片厚度和介電常數(shù)參數(shù)，如表81 所示。北華航天工業(yè)學(xué)院畢業(yè)論文33 表 81 個(gè)型號(hào)厚度及介電常數(shù)參數(shù)型號(hào) 厚度 介電常數(shù)1080 3313 2116 7628 板材的介電常數(shù)與其所用的樹脂材料有關(guān)，F(xiàn)R4 板材其介電常數(shù)為 —,并且隨著頻率的增加會(huì)減小。阻焊層：銅箔上面的阻焊層厚度 C2≈810um，表面無銅箔區(qū)域的阻焊層厚度 C1 根據(jù)表面銅厚的不同而不同，當(dāng)表面銅厚為 45um 時(shí) C1≈1315um，當(dāng)表面銅厚為 70um 時(shí) C1≈1718um，在用 SI9000 進(jìn)行計(jì)算時(shí)，阻焊層的厚度取 即可。導(dǎo)線橫截面：由于銅箔腐蝕的關(guān)系，導(dǎo)線的橫截面不是一個(gè)矩形，實(shí)際上是一個(gè)梯形。以 TOP 層為例，當(dāng)銅箔厚度為 1OZ 時(shí)，梯形的上底邊比下底邊短 1MIL。比如線寬 5MIL，那么其上底邊約 4MIL，下底邊 5MIL。上下底邊的差異和銅厚有關(guān)，表 82 是不同情況下梯形上下底的關(guān)系。表 82 內(nèi)外層參數(shù)線寬 銅厚（OZ）上線寬（mil）下線寬（mil）內(nèi)層 W內(nèi)層 1 W1 W北華航天工業(yè)學(xué)院畢業(yè)論文34內(nèi)層 2 W1外層 W1 W外層 1 外層 2 W1． PCB 制作的準(zhǔn)備. 基板 PCB 基板概念：PCB 板的原始物料是覆銅基板，簡(jiǎn)稱基板?；迨莾擅嬗秀~的樹脂板?，F(xiàn)在最常用的板材代號(hào)是 FR4。FR4 主要用于計(jì)算機(jī)、通訊設(shè)備等檔次的電子產(chǎn)品。對(duì)板材的要求：一是耐燃性