基于usb接口的溫度控制器翻譯-資料下載頁
2025-06-27 19:20本頁面
【正文】 時序這個時序指定正確的和使用的電源開關(guān)時序，這是為雙電壓供應(yīng)裝置作為內(nèi)部電源和外部電源。ASIC賣方還提供外部信號的約束。（8）模擬單元典型的模擬單元用在ASIC裝置中，包括OPAMPs、數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、相同步循環(huán)。（9）PLLPLL是用來減少單片機的反應(yīng)時間，使不同的ASIC、頻率綜合器、時鐘頻率乘法器能夠時鐘同步。附錄中將給介紹更多關(guān)于PLL信息。（10）管腳分配規(guī)則時鐘、復(fù)位、邊框輸入、同步開關(guān)輸出引腳、電源、地被ASIC生產(chǎn)廠家提供分配規(guī)則 。ASIC生產(chǎn)廠家還提供其他相關(guān)的技術(shù)信息，這些精確的ASIC技術(shù)主要金屬層的數(shù)目、核和I/O的電源供應(yīng)、連接點的溫度、靜電流出說明。在第一章中，我們提出了一些因素影響到TAT，半導(dǎo)體生產(chǎn)廠家制造ASIC的原型和工作環(huán)境的時間往往涉及到TAT；或者是更精確的TAT是門極網(wǎng)到金屬掩模準(zhǔn)備階段。影響ASIC的TAT 包括以下幾個因素：運行頻率；門數(shù)量；密度；時鐘域數(shù)量；模塊或分模塊數(shù)量；以上的每一個因素直接的影響到TAT，這些因素越多越高，越對TAT有更多的影響，顧客和廠家之間的關(guān)系，責(zé)任是否清晰，都影響到TAT。第二節(jié)將介紹ASIC的前端和后端設(shè)計流方法，一些有用的關(guān)于ASIC設(shè)計方法的指導(dǎo)思想將給出。我們假設(shè)設(shè)計者利用Synopsys 的PrimeTime 作為片上設(shè)計工業(yè)的標(biāo)準(zhǔn)STA工具。一些當(dāng)ASIC設(shè)計者做設(shè)計時必須早期考慮的關(guān)鍵的問題已經(jīng)包含在工具里面。在這一章節(jié)，我們不介紹FPGA，我們將討論FPGA到ASIC的轉(zhuǎn)換問題。這個問題對于設(shè)計者減少成本是很重要的。 設(shè)計流程圖及方法 正如在第一節(jié)中提到的，一個好的設(shè)計方法包括為前端和后端定義設(shè)計流程、集成的開放工具和任務(wù)自動化。大多少的時序延時在將在這里的前端和后端得到解決，但必須是在的細(xì)節(jié)流之前。在第四章節(jié)中，我們將介紹后端或者物理設(shè)計流程，在這里，你將可以很好的解決了微小的定時流。這里，在前端流，從代碼RTL開始，這些代碼可以用硬件描述語言（HDL），比如Verilog、VHDL。工具可以用來核實RTL代碼的語法等，功能仿真緊接在RTL代碼運行后面，功能仿真確認(rèn)設(shè)計在規(guī)則中被定義的功能需求。合成器轉(zhuǎn)換一個精確數(shù)據(jù)提起的傳到下一層次中，比如 運行的合成器將HDL轉(zhuǎn)化在RTL結(jié)構(gòu)中，邏輯合成器轉(zhuǎn)化RTL到以門及精確的設(shè)計計算中，很多步驟在合成器中被轉(zhuǎn)化、翻譯、優(yōu)化。用戶在這里可以設(shè)置關(guān)于區(qū)域、速度、電源、測試能力的約束。適當(dāng)?shù)膶懢€模型、積極的或者是消極的必須在目標(biāo)設(shè)計中被確認(rèn)。設(shè)計的規(guī)則必須預(yù)先優(yōu)化前端規(guī)則，這是因為如果庫中的門不能滿足設(shè)計者的需要，那么將無法進(jìn)行任何操作，除了要更高的運行庫。下面的3個結(jié)束和精確設(shè)計編譯器命令可以用來保證ASIC庫受不限制。set_max_fanoutset_max_transitionset_max_capacitance 前端后端設(shè)計流程電壓分析是整個設(shè)計過程中重要的一部分，電壓估算和電壓降低在不同的值提供給模塊，比如RT和門極。在第5章節(jié)中，我們將介紹這方面的內(nèi)容。第一部分的時域分析是RC提取模塊，它從內(nèi)部總線提取寄生信息，第二部分是靜態(tài)時域分析（STA），在這里，延時被精確計算，片上時域規(guī)則被確認(rèn)。STA檢驗在設(shè)計里的延時，有能力檢測每一個通道并刪除嚴(yán)重的問題。比如在模塊上的閃光、等待時間、通道阻塞、過激時鐘。DFT技術(shù)比如掃描、自動化測試模式（ATPG）、BIST被應(yīng)用到ASIC中，在這章的后面，我們將更加細(xì)致的討論DFT。第4張將介紹平面布置圖一些有用的指導(dǎo)使用設(shè)計超過200萬門的ASIC：使用分等級的技術(shù)；定義模塊邊界，并且分布分模塊的任務(wù)，利用直接的時鐘結(jié)構(gòu)，通過時鐘門是一個有效的低功耗的是設(shè)計方法，將會減低始終復(fù)雜度。使用放置的合成器；使用這一技術(shù)可以改進(jìn)時域和擁塞問題，放置的合成器可以用來提前測試設(shè)計。合成物理編譯器和PKS就是一個典型的例子，他們都是使用了放置的合成器。當(dāng)應(yīng)用分層技術(shù)的時候，使用邏輯接口模型（ILM）來分析最初的時域分析。這個模型主要可以通過降低網(wǎng)格來改進(jìn)時域分析的片上運行。ILM可以代替?zhèn)鹘y(tǒng)的STAMP模式。，在這個圖形中，內(nèi)部寄存器到寄存器的邏輯在這個模塊是不用的，但是，I/O邏輯和時鐘結(jié)構(gòu)數(shù)可以保存的。 合成器裝置設(shè)計流程 在這個分層設(shè)計的方法中，3個不同種類的時序規(guī)則被邏輯設(shè)計者定義，而不是被物理設(shè)計者定義。它們是：。這些模塊可以獨立作為宏來使用。
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