【正文】 1101 WHEN CLK_KEYBOARD=1 ELSE 1011 WHEN CLK_KEYBOARD=2 ELSE 0111 。 CLK_SCAN=SEL。 END BLOCK COUNTER。END rtl。 26 波形圖 47 如下： 圖 47時(shí)鐘發(fā)生器用于產(chǎn)生掃描時(shí)鐘，其外部接口如圖所示。時(shí)鐘發(fā)生器的輸入時(shí)全局時(shí)鐘 CLK，輸出信號(hào)時(shí)掃描時(shí)鐘 CLK_SCAN。CLK_SCAN 是 300HZ 的時(shí)鐘。（4）掃描信號(hào)發(fā)生器 圖 48掃描信號(hào)發(fā)生器的程序源代碼LIBRARY IEEE。USE 。USE 。ENTITY ledscan ISPORT( clk_scan :IN STD_LOGIC。 掃描時(shí)鐘，周期 300HZ ledaddr :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 當(dāng)前顯示 LED 的地址，用于多路選通 ledsel :OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 輸出掃描信號(hào) END ledscan。ARCHITECTURE rtl OF ledscan IS SIGNAL t :INTEGER RANGE 0 TO 3。BEGIN 27 計(jì)數(shù)器進(jìn)程 PROCESS(clk_scan) BEGIN IF(clk_scan39。event AND clk_scan=39。139。) THEN IF(t=t39。high) THEN t=0。 ELSE t=t+1。 END IF。 END IF。 END PROCESS。 當(dāng)前顯示 LED 管地址 ledaddr=CONV_STD_LOGIC_VECTOR(t,4)。 片選信號(hào)輸出 PROCESS(t) BEGIN CASE t IS WHEN 0=ledsel=0001。 WHEN 1=ledsel=0010。 WHEN 2=ledsel=0100。 WHEN 3=ledsel=1000。 WHEN OTHERS=ledsel=0001。 END CASE。 END PROCESS。END rtl。波形圖 49 如下： 28 圖 49 掃描信號(hào)發(fā)生器的外部接口如上圖所示。其中 CLK_SCAN 為掃描時(shí)鐘，LEDADDR 為當(dāng)前在現(xiàn)實(shí)的 LED 地址，LEDSEL 為輸出片選信號(hào)。（5）顯示模塊 圖 410顯示模塊的程序源代碼LIBRARY IEEE。USE 。ENTITY decoder7 IS PORT( bcd :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 二進(jìn)制輸入 dout :OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 譯碼輸出END decoder7。ARCHITECTURE rtl OF decoder7 ISsignal indata:STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINindata=bcd。 29 PROCESS(bcd)begin case indata is when 0000=dout=1111110。 when 0001=dout=0110000。 when 0010=dout=1101101。 when 0011=dout=1111001。 when 0100=dout=0110011。 when 0101=dout=1011011。 when 0110=dout=1011111。 when 0111=dout=1110000。 when 1000=dout=1111111。 when 1001=dout=1111011。 when others =dout=0000000。 其余時(shí)候管子全部熄滅 end case。 end process。end rtl。 波形圖 411 如下： 圖 411顯示部分的外部接口如上圖所示。BCD 為 4 比特的 BCD 碼輸入，DOUT 為輸出，寬帶為 7 為，即送到 LED 管顯示用的七段碼，即信號(hào) a、b、c、d、e、f和 g。 30 顯示緩存器是一個(gè)存儲(chǔ)量為 16 位的寄存器，它用于存儲(chǔ) LED 顯示的內(nèi)容。所以 4 個(gè)數(shù)碼管就需要 16 位的存儲(chǔ)器。多路選通器用于從顯示緩存器中選擇出某一個(gè) LED 的內(nèi)容用于顯示。掃描信號(hào)用于選擇片選信號(hào)，片選信號(hào)依次并循環(huán)地選通各個(gè) LED 管時(shí)鐘發(fā)生器，通過(guò)對(duì)全局時(shí)鐘的分頻得到掃描模塊所需的時(shí)鐘。七段譯碼模塊把 4 位 BCD 碼譯成便于顯示的七段碼。該顯示電路的工作過(guò)程如下:寄存器所存儲(chǔ)的數(shù)據(jù)經(jīng)由數(shù)據(jù)選擇器送到譯碼電路, 將其轉(zhuǎn)換成七段顯示器的顯示碼, 轉(zhuǎn)送到七段顯示器, 數(shù)據(jù)選擇與顯示管選擇必須同步。由于設(shè)計(jì)的是 4 位數(shù)的數(shù)字密碼鎖, 一位十進(jìn)制數(shù)需要 4 個(gè)二進(jìn)制位表示, 所以顯示緩沖器必須是 16 位的寄存器。因?yàn)槭且話呙璧姆绞捷喠鞅稽c(diǎn)亮的, 因此寄存器上的數(shù)據(jù)必須一組一組地分開(kāi)傳送, 每次送 4 個(gè)位。 31 5 總結(jié)優(yōu)點(diǎn)：本課題設(shè)計(jì)了一種新型的電子密碼鎖，其采用先進(jìn)的 EDA 技術(shù), 利用MAX +PLUXⅡ工作平臺(tái)，使用了 CPLD/FPGA 芯片和 VHDL 語(yǔ)言。該密碼鎖具有密碼輸入、密碼清除、密碼激活、電鎖解除和密碼更改等功能,用一片復(fù)雜可編程邏輯芯片 CPLD/FPGA 實(shí)現(xiàn)，實(shí)現(xiàn)了所謂的片上系統(tǒng)，可以極大減少其它分立元件或其它芯片的使用，有效地縮小了線路板面積，增加了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開(kāi)發(fā)的周期。克服了傳統(tǒng)電子密碼鎖可靠性差、價(jià)格高的缺點(diǎn)，提高了系統(tǒng)的性價(jià)比。由于采用 VHDL 語(yǔ)言進(jìn)行層次化設(shè)計(jì)，用軟件實(shí)現(xiàn)硬件電路，具有良好的可移植性，可隨時(shí)在線更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場(chǎng)可編程器件的優(yōu)越性。因此它體積小、功耗低、價(jià)格便宜，維護(hù)和升級(jí)都十分方便，具有較好的應(yīng)用前景。缺點(diǎn)：由于輸入模塊采用的是機(jī)械式鍵盤，其可靠性不是太高，并且在很大程度上影響了其功能的擴(kuò)展。本設(shè)計(jì)基本達(dá)到了作為數(shù)字密碼鎖的絕大部分的功能，但是，還有許多不足或需要完善的地方。比如說(shuō)采用的 4*3 鍵盤的通用機(jī)械鍵盤數(shù)量的限制，在很大程度上限制了其功能的擴(kuò)展。若在系統(tǒng)中加入語(yǔ)音提示模塊，在按下的按鍵的同時(shí)給出語(yǔ)音提示，開(kāi)啟或是關(guān)閉密碼鎖的同時(shí)給出語(yǔ)音提示，將會(huì)使該系統(tǒng)顯得更加人性化，更加接近成為一個(gè)成熟的產(chǎn)品。 32 本次課題的基于 CPLD/FPGA 電子密碼鎖的設(shè)計(jì)使用 MAX+PLUSⅡ軟件和 VHDL語(yǔ)言設(shè)計(jì)電路，思路簡(jiǎn)單，功能明了；不僅可以進(jìn)行邏輯仿真，還可以進(jìn)行時(shí)序仿真；使用 PLD 器件不僅省去了電路制作的麻煩，還可以反復(fù)多次進(jìn)行硬件實(shí)驗(yàn)，非常方便地修改設(shè)計(jì)，且設(shè)計(jì)的電路保密性很強(qiáng)。本次課題的基于 CPLD/FPGA 電子密碼鎖的設(shè)計(jì)實(shí)現(xiàn)了以下幾個(gè)功能：（1）數(shù)碼輸入：每按下一個(gè)數(shù)字鍵，就輸入一個(gè)數(shù)值，并在顯示器上的顯示出該數(shù)值，同時(shí)將先前輸入的數(shù)據(jù)依序左移一個(gè)數(shù)字位置。（2）數(shù)碼清除：按下此鍵可清除前面所有的輸入值，清除為“0000” 。（3）密碼更改：按下此鍵時(shí)會(huì)將目前的數(shù)字設(shè)定成新的密碼。（4）激活電鎖：按下此鍵可將密碼鎖上鎖。（5）解除電鎖：按下此鍵會(huì)檢查輸入的密碼是否正確，密碼正確即開(kāi)鎖。 33 參考文獻(xiàn)[1] VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)/侯伯亨， 顧新主編－西安：西安電子科技大學(xué)出版社，2022[2] VHDL 語(yǔ)言程序設(shè)計(jì)及應(yīng)用/ 姜立冬主編－北京：北京郵電大學(xué)出版社，2022[3]可編程邏輯系統(tǒng)的 VHDL 設(shè)計(jì)技術(shù)/朱明程，孫普主編－南京：東南大學(xué)出版社，1998[4] VHDL 數(shù)字系統(tǒng)設(shè)計(jì)與高層次綜合/林敏，方穎主編－北京：電子工業(yè)出版社，2022[5] CPLD/FPGA 可編程邏輯器件應(yīng)用與開(kāi)發(fā)/王道憲主編－北京：國(guó)防工業(yè)出版社， 2022[6] 一種新型可編程密碼鎖/祖龍起，劉仁杰主編－大連：大連輕工業(yè)學(xué)院學(xué)報(bào)，2022 34 致謝經(jīng)過(guò)一個(gè)月的忙碌和工作，本次畢業(yè)設(shè)計(jì)已經(jīng)接近尾聲，作為一個(gè)大專生的畢業(yè)設(shè)計(jì)，由于經(jīng)驗(yàn)的匱乏，難免有許多考慮不周全的地方，如果沒(méi)有導(dǎo)師的督促指導(dǎo)，以及一起完成的同學(xué)們的支持，想要完成這個(gè)設(shè)計(jì)是難以想象的。 在這里首先要感謝我的導(dǎo)師李老師。李老師平日里工作繁多，但在我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從開(kāi)題報(bào)告到查閱資料，設(shè)計(jì)草案的確定和修改，中期檢查，等整個(gè)過(guò)程中都給予了我悉心的指導(dǎo)。我的設(shè)計(jì)較為復(fù)雜煩瑣，但是老師仍然細(xì)心地糾正這過(guò)程中的錯(cuò)誤。除了敬佩老師的專業(yè)水平外，他的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。 其次要感謝和我一起作畢業(yè)設(shè)計(jì)的同學(xué)，他們?cè)诒敬卧O(shè)計(jì)中勤奮工作，克服了許多困難來(lái)完成此次畢業(yè)設(shè)計(jì)，并承擔(dān)了大部分的工作量。如果沒(méi)有他們的努力工作，此次設(shè)計(jì)的完成將變得非常困難。 然后還要感謝大學(xué)三年來(lái)所有的老師，為我們打下堅(jiān)實(shí)的專業(yè)知識(shí)的基礎(chǔ)；同時(shí)還要感謝所有的同學(xué)們，正是因?yàn)橛辛四銈兊闹С趾凸膭?lì)。此次畢業(yè)設(shè)計(jì)才會(huì)順利完成。